將vlsi可兼容的鰭結構與選擇性外延生長集成并在其上制造器件的制作方法
【專利說明】
【背景技術】
技術領域
[0001]電路器件以及基于鰭的電路器件的制造和結構。
[0002]相關技術描述
[0003]半導體(例如，硅)襯底上的襯底(例如，集成電路(1C))晶體管、電阻、電容等上的電路器件的改進性能通常是在這些器件的設計、制造以及操作期間所考慮的主要因素。例如，在金屬氧化物半導體(M0S)晶體管器件(如在互補金屬氧化物半導體(CMOS)中使用的那些)的設計和制造或形成期間，通常期望提高N型M0S器件(n-MOS)溝道中電子的運動和提高P型M0S器件(p-MOS)溝道中帶正電的空穴的運動。然而，由于在用于形成M0S的材料的層之間生成的晶格失配和缺陷而使性能和運動減慢。
[0004]對于一些C0MS實現(xiàn)，在硅上的晶格失配的材料(像II1-V材料)外延生長的共同集成(co-1ntegrat1n)是很大挑戰(zhàn)。目前不存在先進的解決方案來將η-和p-MOS材料外延生長共同集成到單個硅襯底上。因此，在當前應用中，由于材料中的大晶格失配，當在硅材料襯底上生長新型材料(II1-V，鍺(Ge))時會生成缺陷。這些應用也未能提供用于從相同的襯底上形成P-和η-型外延電子器件鰭兩者的有效且可靠的工藝。
【附圖說明】
[0005]圖1是在襯底的頂面上形成淺溝槽隔離(STI)材料之后的半導體襯底基底的一部分的示意截面圖。
[0006]圖2示出了在形成STI區(qū)域和在STI區(qū)域之間的溝槽之后的圖1的半導體襯底。
[0007]圖3示出了在STI區(qū)域之間的溝槽中形成外延材料之后的圖1的半導體襯底。
[0008]圖4示出了在對形成于溝槽之上和形成于STI區(qū)域之上的外延材料進行拋光和圖案化以形成第一和第二外延區(qū)域之后的圖1的半導體襯底。
[0009]圖5示出了在蝕刻STI區(qū)域以在經(jīng)掩模的第一和第二外延區(qū)域之間形成第三溝槽；并在掩模、以及第三溝槽的壁和底部上形成間隔(spacer)材料的共形層之后的圖1的半導體襯底。
[0010]圖6示出了在從第三溝槽的底部蝕刻間隔材料的共形層，然后在第三溝槽中外延生長第二外延材料的區(qū)域之后的圖1的半導體襯底。
[0011]圖7示出了在去除之前的蝕刻掩模并且圖案化第一和第二外延區(qū)域以形成器件鰭(device fins)之后的圖1的半導體襯底。
[0012]圖8示出了在從第一和第二外延區(qū)域的鰭去除之前的蝕刻掩模，采用STI填充第一和第二外延區(qū)域，以及對第三外延區(qū)域進行拋光和圖案化以形成器件鰭之后的圖1的半導體襯底。
[0013]圖9示出了在鰭和外延區(qū)域上形成STI材料的層，對STI層進行拋光并凹入蝕刻(recess etching)經(jīng)拋光的STI層以暴露電子器件鰭的器件側壁或鰭的部分之后的圖1的半導體襯底。
[0014]圖10是用于在第一、第二和第三外延區(qū)域中形成不同類型材料的電子器件鰭的對的示例工藝。
[0015]圖11示出了根據(jù)一個實現(xiàn)的計算設備。
【具體實施方式】
[0016]當在硅材料襯底(例如，單晶硅)上外延生長某些材料(例如，II1-V型、或鍺(Ge)材料)時，材料中的大晶格失配可生成缺陷。在一些情況下，可從淺溝槽隔離(STI)區(qū)域之間的溝槽中的襯底表面外延生長材料。可圖案化并蝕刻該生長以形成可在其中或其上形成器件的材料的“鰭”。因此，在從該生長圖案化并蝕刻得到鰭之后，在可在其中或其上形成器件的材料的“鰭”中可能存在缺陷。如果這些缺陷在整個溝槽中傳播，則它們可導致建立在器件層上的器件中的產(chǎn)率和變化問題，該器件層從在溝槽之上延伸的外延生長形成。該傳播可存在于形成于鰭中的“鰭”器件中，圖案化和蝕刻在溝槽上延伸的外延生長得到鰭。這種鰭器件可包括形成于“鰭”的側壁中或上的鰭集成電路(1C)晶體管、電阻器、電容器等，“鰭”從半導體(例如，硅)襯底或其他材料生長或在半導體(例如，硅)襯底或其他材料上延伸。此類器件可以包括鰭金屬氧化物半導體(M0S)晶體管器件，諸如在基于N型M0S器件(n-MOS)溝道中的電子的運動和P型M0S器件(p-MOS)溝道中帶正電的空穴的運動的互補金屬氧化物半導體(CMOS)中使用的那些。
[0017]本文中所描述的實施例提供了對僅在鰭的一個方向(沿著寬度W，諸如如圖2中所示的)中捕捉缺陷的工藝的解決方案。解決方案可包括使用深寬比標志的概念的工藝，其中鰭的高度(H)大于寬度(W)。然而，該方案留下大量的缺陷在鰭的長方向朝向器件層傳播。根據(jù)實施例，通過使溝槽的高度(H)大于溝槽的寬度(W)和長度(L)使得比率H/W> =1.5和H/L> = 1.5，由此通過沿著形成溝槽的STI的側壁(例如，在W和長度L兩者的方向上)捕捉缺陷，可避免此類缺陷。該比率可給予最小Η/W比率限制，來阻斷形成于溝槽內的緩沖層中的許多缺陷。因此，本文所描述的方法可避免由于在層界面中的晶格失配引起的鰭中的結晶缺陷。例如，溝槽中的缺陷(例如，結晶缺陷)可能未延伸到外延區(qū)域(例如，區(qū)域的上部器件材料)中或不存在于外延區(qū)域(例如，區(qū)域的上部器件材料)中。因此，由該材料形成的鰭可提供電子器件材料(例如，阱和溝道)，在該電子器件材料中可形成無缺陷的基于鰭的器件。
[0018]此外，本文所描述的實施例提供了用于通過將超大規(guī)模集成(VLSI)可兼容的鰭結構與選擇性外延生長集成并在其上制造器件，從相同襯底形成p-和Π-型外延電子器件鰭的更有效且可靠的工藝。這種集成可包括通過在形成于第一、第二和第三淺溝槽隔離(STI)區(qū)域之間的第一和第二溝槽底部處的襯底表面上同時外延生長第一外延材料的第一和第二外延區(qū)域，在第一、第二和第三外延區(qū)域中形成不同類型材料的電子器件鰭的對。溝槽高度可以是它們的寬度的至少1.5倍。然后，可圖案化和蝕刻第二 STI區(qū)域以暴露襯底的頂面，從而在第一和第二外延區(qū)域之間形成第三溝槽。接著，可在第一和第二外延區(qū)域側壁上形成間隔材料的層。然后，可在形成于第一和第二外延區(qū)域之間的第三溝槽的底部處的襯底表面上外延生長第二外延材料(例如，與第一材料不同的Ρ-或Ν-型材料)的第三外延區(qū)域。然后可圖案化和蝕刻第一、第二和第三外延區(qū)域以從第一、第二和第三外延區(qū)域形成第一、第二和第三對電子器件鰭?？稍诿總€鰭的至少一個器件側壁上形成晶體管器件(可選的)。
[0019]因此，本文所描述的實施例提供⑴將η-和p-mos (例如，在從這些材料/區(qū)域蝕刻電子器件鰭之前，形成η-和p-mos兩者的外延溝槽材料或區(qū)域)共同集成到相同的硅表面上(例如，并且在本文所指出的某些長度L、寬度W、和高度Η要求內)以用于CMOS實現(xiàn)；
(2)大大減少傳播至η-和ρ-側電子器件鰭兩者上的器件層的缺陷；(3)沿著電子器件鰭(垂直或高度)方向和垂直于電子器件鰭(垂直或高度)方向兩者捕獲缺陷，從而最小化到達有源器件層或器件鰭的缺陷的密度(例如，諸如通過沿著鰭的寬度和長度兩者捕捉55度
(110)定向的缺陷提供結晶缺陷的雙向深寬比(例如，選擇性外延)捕捉)；以及⑷消除對在薄(W〈10納米(nm))且深(H>200nm)的溝槽中生長外延層或區(qū)域的需要(例如，不需要在寬度小于10nm的溝槽中生長外延材料或區(qū)域)。這允許更厚和更短的溝槽和外延層，從而在用于形成鰭的溝槽外延材料中提供更好的結晶材料和更高的產(chǎn)率，同時使用更大高度溝槽所需的更少材料和處理。在一些情況下，可圖案化阱的底部(例如，表面103)以實現(xiàn)與各種外延生長有關的缺陷改善技術和思想。在一些情況下，所提出的異質集成的解決方案可用于制造任何器件結構，諸如三柵極、納米線、納米帶等等。
[0020]圖1是在襯底的頂面上形成STI材料的層之后的半導體襯底基底的一部分的示意截面圖。圖1示出了具有頂面103的材料102的半導體襯底或基底101。襯底101可包括硅、多晶硅、單晶硅、或用于形成硅基底或襯底(諸如，硅晶片)的各種其他適當?shù)募夹g，由硅、多晶硅、單晶硅、或用于形成硅基底或襯底(諸如，硅晶片)的各種其他適當?shù)募夹g形成、采用由硅、多晶硅、單晶硅沉積、或用于形成硅基底或襯底(諸如，硅晶片)的各種其他適當?shù)募夹g沉積，或從由硅、多晶硅、單晶硅、或用于形成硅基底或襯底(諸如，硅晶片)的各種其他適當?shù)募夹g生長。例如，根據(jù)實施例，襯底101可通過生長單晶硅襯底基底材料形成，單晶硅襯底基底材料具有純硅的在100埃和1000埃之間的厚度。替代地，襯底101可通過各種合適的娃或娃合金材料102的充分化學氣相沉積(CVD)以形成具有在一和三微米厚度之間的厚度(諸如通過CVD形成二微米厚度的厚度)的材料的層來形成。還可認為，襯底101可以是弛豫的、非弛豫的、分級的、和/或非分級的硅合金材料102。材料102可以是在表面103處的弛豫材料(例如，具有非應變的晶格)。材料102可以是單晶硅材料。襯底102可由硅制成并且有具有(100)晶體定向材料(例如，根據(jù)米勒指數(shù))的頂面103。襯底101可以是“斜切”襯底。
[0021]圖1還顯示了在襯底101的頂面103上形成或生長的淺溝道隔離(STI)材料104的層。STI材料104可由氧化物或氮化物、或它們的組合構成。STI材料104可由SiC或本領域已知的另一材料構成。STI材料104可通過原子層沉積(ALD)或化學氣相沉積(CVD)形成。通常經(jīng)由等離子體增強化學沉積(PECVD)來沉積STI材料104。在一些情況下，如本領域所已知的，可在工藝(例如，PECVD)期間使用各種氧前驅體、硅烷前驅體、或通用前驅體中的任一個來形成STI材料104。在一些情況下，STI材料104可通過在400°C下利用TE0S+02+RF的工藝形成。
[0022]材料104的底面可具有與(例如，在表面103處的)材料102相同的(100)晶體取向。在一些情況下，材料104的底面可具有與(例如，在表面103處的)材料102相同的晶格尺寸。材料104可以是相對于材料104的與材料103的界面(例如，材料104化學或原子地結合至下面的表面處)的弛豫的材料(例如，具有非應變的晶格)。
[0023]圖2示出了在形成STI區(qū)域和在STI區(qū)域之間的溝槽之后的圖1的半導體襯底。圖2顯示了在STI區(qū)域107、108和110與表面103之間定義的溝槽105和106?？赏ㄟ^如本領域所已知的圖案化和蝕刻形成區(qū)域107、108和110。這可包括形成STI材料104的毯覆層(blanket layer)，然后圖案化和蝕刻材料104以形成STI區(qū)域107、108和110。在一些情況下，圖案化和蝕刻材料104以形成STI區(qū)域包括使用抗蝕劑或在抗蝕劑下方的硬掩模用于圖案化材料。在一些情況下，1、2、或3層抗蝕劑層可用于圖案化材料。在一些情況下，圖案化和蝕刻材料104以形成STI區(qū)域包括在10-100毫托范圍內的壓力下并且在室溫下使用02或02/Ar等離子體蝕刻。這種圖案化和蝕刻還可包括通過在10-100毫托范圍內的壓力下并且在室溫下采用碳氟化合物(例如，CF4和/或C4F8)、02和Ar蝕刻氧化物，包括STI材料。
[0024]STI區(qū)域107具有側壁113和頂面117。STI區(qū)域108具有側壁112和115，并且具有頂面116。STI區(qū)域110具有側壁114和頂面118。側壁112、113、114和115可以是垂直于水平平面表面103和水平平面表面116、117和118的垂直平面表面(例如，相對于水平平面表面103和水平平面表面116、117和118成直角)。側壁可包括或可以是STI材料
104。STI區(qū)域107、108和110可具有由它們的側壁之間的水平距離限定的寬度Wl。STI區(qū)域108可具有由區(qū)域107的側壁115和在區(qū)域108的側壁112處的側面之間的水平距離限定的寬度Wl。STI區(qū)域107、108和110可具有由頂面103分別與頂面116、117和118之間的垂直距離限定的高度HI。STI區(qū)域107、108和110可具有長度L1，長度L1被定義為進入頁面并沿著側壁112、113、114或115的長度。
[0025]溝槽105和106可通過區(qū)域107、108和110的側壁限定。更具體而言，圖2示出了溝槽106，溝槽106由區(qū)域108的側壁112處的側面、區(qū)域110的側壁114處的側面、在頂面103處的底部、和毗鄰頂面116或118的頂部(例如，開口或轉角)限定或具有區(qū)域108的側壁112處的側面、區(qū)域110的側壁114處的側面、在頂面103處的底部、和毗鄰頂面116或118的頂部(例如，開口或轉角)。圖2還示出了溝槽105，溝槽105由在區(qū)域107的側壁113處的側面、在區(qū)域108的側壁115處的側面、在頂面103處的底部、和毗鄰頂面117或116的頂部限定或具有在區(qū)域107的側壁113處的側面、在區(qū)域108的側壁115處的側面、在頂面103處的底部、和毗鄰頂面117或116的頂部。溝槽105和106可包括在溝槽的底部處被暴露的材料102的表面103，諸如結晶材料的平面或平坦化(planarized)表面。在一些情況下，由其他STI區(qū)域的附加側壁限定溝槽105和106的每一個，其他STI區(qū)域諸如具有類似于側壁112、113、114和115的側壁、和類似于表面116、117或118的頂面，但限定溝槽105和106的長度L的前和后STI。
[0026]溝槽105可具有由在區(qū)域107的側壁113和在區(qū)域108的側壁115處的側面之間的水平距離限定的寬度W1。溝槽106可具有由在區(qū)域108的側壁112和在區(qū)域110的側壁114處的側面之間的水平距離限定的寬度W1。在一些情況下，寬度W1可以是在10和100納米(nm)之間的寬度。在一些情況下，W1為大約25nm。在一些情況下，寬度Wl為在30和150納米(nm)之間的寬度。在一些情況下，W1是在外延區(qū)域中形成的鰭的間距的三倍，諸如在鰭380和390的中間點之間、或在鰭480和490的中間點之間的水平間距的三倍(例如，參見圖8-9)。
[0027]溝槽105和106可具有由在頂面103和頂面116、117、或118之間的