本發(fā)明屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域，涉及一種Ω型頂柵結(jié)構(gòu)鰭式場效應(yīng)晶體管及其制備方法。

背景技術(shù)：

當(dāng)半導(dǎo)體器件進(jìn)入22nm技術(shù)代后，鰭式場效應(yīng)晶體管(FinFET)以其出眾的抑制短溝效應(yīng)能力，高集成密度，與傳統(tǒng)CMOS工藝兼容等優(yōu)點(diǎn)，成為半導(dǎo)體器件的主流。理想的FinFET的Fin結(jié)構(gòu)應(yīng)該是標(biāo)準(zhǔn)的矩形或者正方形，然而由于尖角處的可靠性隱患以及工藝條件的限制，實(shí)際的FinFET的Fin不會是理想的形狀。如Intel在22nm技術(shù)結(jié)點(diǎn)，采用了一種上小下大的類三角形Fin，而在發(fā)布下一代14nm技術(shù)節(jié)點(diǎn)的FinFET時(shí)，其用作溝道的Fin結(jié)構(gòu)采用一種尖角圓滑處理的近似矩形的形狀。針對三角形Fin來說，由于頂部Fin較薄，它具有較小的等效Fin厚度，柵控能力較強(qiáng)，因而有較小的泄漏電流，但其缺少頂柵且溝道截面積小，驅(qū)動(dòng)電流也??；而矩形Fin則相反，等效Fin厚度相對大，柵控能力較三角形Fin弱，泄漏電流大，但由于矩形Fin存在頂柵，而頂柵能夠?yàn)槠骷暙I(xiàn)相當(dāng)一部分的驅(qū)動(dòng)電流，且矩形Fin的溝道截面積也較大，因此驅(qū)動(dòng)電流會遠(yuǎn)高于三角形Fin。

因此，在Intel 14nm的FinFET基礎(chǔ)上，亟需對Fin形貌進(jìn)行優(yōu)化研究，以獲得低泄露電流的同時(shí)保持驅(qū)動(dòng)電流不明顯退化。

技術(shù)實(shí)現(xiàn)要素：

針對以上問題，本發(fā)明提供了一種Ω型頂柵結(jié)構(gòu)的鰭式場效應(yīng)晶體管的制備方法，以改善現(xiàn)有的公知技術(shù)。傳統(tǒng)矩形FinFET驅(qū)動(dòng)電流的2/3都集中在Fin的上1/3處，如果能將原本上1/3處的矩形頂柵改為Ω型頂柵，由于Ω型柵結(jié)構(gòu)的柵控能力接近圍柵結(jié)構(gòu)，因此Ω型頂柵FinFET對于Fin上1/3處的柵控能力必定大于矩形頂柵FinFET(三柵的柵控能力)，這使得Ω型頂柵FinFET泄露電流會較傳統(tǒng)FinFET更小。另一方面，Ω型頂柵FinFET的Fin上1/3處的溝道截面積并未有減小，因此，并不會帶來開態(tài)電流的嚴(yán)重退化。

本發(fā)明的一個(gè)目的在于提供一種Ω型頂柵結(jié)構(gòu)的鰭式場效應(yīng)晶體管的制備方法。

本發(fā)明的Ω型頂柵結(jié)構(gòu)的鰭式場效應(yīng)晶體管的制備方法，包括以下步驟：

A.提供一半導(dǎo)體襯底；

B.形成溝道區(qū)的掩膜圖形，掩膜線寬用于定義Ω型Fin頂部的線寬；

B1.淀積一層介質(zhì)材料作為掩膜層1；

B2.通過光刻技術(shù)定義Ω型Fin頂部的線條寬度；

B3.利用光刻膠為掩蔽，各向異性刻蝕掩膜層1，形成矩形Fin掩膜，矩形Fin掩膜的線

寬即為Ω型Fin頂部的線條寬度；

B4.去膠；

C.形成源區(qū)、漏區(qū)、初步的Fin溝道區(qū)以及器件隔離；

C1.淀積一層介質(zhì)材料作為掩膜層2，掩膜層1被掩膜層2覆蓋，對掩膜層2進(jìn)行平坦化；

C2.通過光刻技術(shù)定義源區(qū)和漏區(qū)；

C3.各向異性刻蝕掩膜層2和襯底材料，刻蝕掉的襯底材料厚度即為Ω型Fin頂部的高

度，此時(shí)由于光刻膠的掩蔽作用，其下方的掩膜層2和襯底材料不會被刻蝕，而由于掩

膜層1的掩蔽作用，其下方的襯底材料也不會被刻蝕；

C4.去膠；

C5.淀積一層和掩膜層1相同的介質(zhì)材料并回刻，形成側(cè)墻掩膜；

C6.各向異性刻蝕襯底材料，刻蝕掉的襯底材料厚度即為Ω型Fin下方的高度，此時(shí)由

于掩膜層2和側(cè)墻掩膜的掩蔽作用，其下方的襯底材料不會被刻蝕，形成源區(qū)、漏區(qū)，

而由于掩膜層1和側(cè)墻掩膜的掩蔽作用，其下方的襯底材料也不會被刻蝕，形成初步的

Fin溝道區(qū)；

C7.形成器件之間的隔離；

D.形成Ω型的Fin溝道區(qū)；

D1.采用熱氧化工藝削減初步的Fin溝道區(qū)，由于有側(cè)墻掩膜和掩膜層1的保護(hù)，初步Fin溝道區(qū)的頂部并不會被氧化，而原本側(cè)墻掩膜和掩膜層1下方的初步Fin溝道區(qū)會被氧化削減而形成比頂部更窄的Fin，至此形成了完整的Ω型Fin溝道區(qū)，氧化的時(shí)間決定了Ω型Fin溝道區(qū)下底線寬；

D2.去除掩膜層2；

E.源漏注入和制備柵電極；

E1.通過離子注入技術(shù)對源漏進(jìn)行重?fù)诫s，并激活退火；

E2.去除掩膜層1、側(cè)墻掩膜和氧化削減形成的氧化硅；

E3.形成一層?xùn)烹姌O層；

E4.通過光刻技術(shù)定義柵電極的圖形；

E5.以光刻膠為掩蔽，各向異性刻蝕柵電極層，形成跨過溝道區(qū)的柵線條和柵引出區(qū)，柵線條覆蓋在Ω型Fin溝道區(qū)的頂部和側(cè)壁；

E6.去膠；

F.形成各端的金屬接觸；

F1.淀積層間介質(zhì)；

F2.通過化學(xué)機(jī)械拋光實(shí)現(xiàn)平坦化；

F3.通過光刻技術(shù)定義源、漏、柵各端的接觸孔；

F4.各向異性刻蝕層間介質(zhì)，露出柵引出區(qū)和源、漏區(qū)的上表面；

F5.去膠；

F6.在各接觸孔中填充金屬M(fèi)etal 0；

F7.通過對金屬M(fèi)etal 0進(jìn)行化學(xué)機(jī)械平坦化，實(shí)現(xiàn)器件之間的導(dǎo)電層分離，達(dá)到器件隔離的效果；

G.后續(xù)按已公開的后端工藝完成器件集成。

進(jìn)一步地，A中所述半導(dǎo)體襯底，包括體硅襯底，SOI襯底，體鍺襯底，GOI襯底等；

進(jìn)一步地，C中所述器件隔離，對于體襯底(體硅、體鍺等)，可使用阱隔離加淺槽隔離(Shallow Trench Isolation，STI)；對于SOI、GOI等襯底，可僅使用淺槽隔離或島隔離；

進(jìn)一步地，B、E中所述光刻為電子束光刻或193nm浸沒式光刻等能形成納米尺度線條的先進(jìn)光刻技術(shù)；

進(jìn)一步地，步驟B、C、F中所述淀積可選ALD(Atomic Layer Deposition，原子層淀積)、LPCVD(Low Pressure Chemical Vapor Deposition，低壓化學(xué)氣相淀積)、PECVD(Plasma Enhanced Chemical Vapor Deposition，等離子體增強(qiáng)化學(xué)氣相淀積)、ICPECVD(Inductively Coupled Plasma Enhance Chemical Vapor Deposition，電感耦合等離子體增強(qiáng)化學(xué)氣相淀積)或?yàn)R射等。

進(jìn)一步地，C中所述的掩膜層2的介質(zhì)材料，要求與掩膜層1不同，且其對掩膜層1的各項(xiàng)異性腐蝕速率大于5:1，保證在C3中各向異性刻蝕形成初步Fin溝道區(qū)的時(shí)候，不損傷初步Fin溝道區(qū)頂部的掩膜層1；

進(jìn)一步地，B中所述的掩膜層1的介質(zhì)材料，要求與C中側(cè)墻掩膜材料相同，而與襯底材料不同；

進(jìn)一步地，D中采用熱氧化方法可以是干氧氧化、濕氧氧化、氫氧合成氧化等。

進(jìn)一步地，E中退火方式采用快速熱退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、閃耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一種。

進(jìn)一步地，E中所述形成的柵電極層，當(dāng)襯底是硅基襯底時(shí)，可以是柵氧化層搭配多晶硅柵形成柵電極層，此時(shí)采用干氧氧化制備柵氧化層，采用LPCVD制備多晶硅柵；也可以是高K柵介質(zhì)搭配金屬柵形成柵電極層，此時(shí)采用ALD制備高K柵介質(zhì)，采用PVD制備金屬柵；襯底為鍺基襯底時(shí)，只能用高K柵介質(zhì)搭配金屬柵形成柵電極層，此時(shí)采用ALD制備高K柵介質(zhì)，采用PVD制備金屬柵；

進(jìn)一步地，B、C、E和F中各向異性刻蝕采用如反應(yīng)離子刻蝕(Reactive Ion Etching，RIE)或電感耦合等離子體(Inductively Coupled Plasma，ICP)等。

進(jìn)一步地，F(xiàn)中所述作為導(dǎo)電層的填充金屬M(fèi)etal 0，要求具備低的電阻率以及通孔填充能力，可選擇W、Cu、Al、Ti、Pt及其復(fù)合金屬疊層。

進(jìn)一步地，F(xiàn)中填充金屬采用蒸發(fā)、濺射、電鍍和化學(xué)氣相淀積(Chemical Vapor Deposition，CVD)中的一種。

本發(fā)明的另一個(gè)目的在于提供一種Ω型頂柵結(jié)構(gòu)鰭式場效應(yīng)晶體管。

本發(fā)明的Ω型頂柵結(jié)構(gòu)鰭式場效應(yīng)晶體管包括：半導(dǎo)體襯底、器件隔離、Ω型Fin溝道區(qū)、源區(qū)、漏區(qū)、柵電極層、層間介質(zhì)、接觸孔、Metal 0；其中，在半導(dǎo)體襯底上形成源區(qū)、漏區(qū)以及連接二者的Ω型Fin溝道區(qū)和除此之外的器件隔離；在器件隔離的部分表面上形成柵電極層，柵電極層包括柵線條和柵引出區(qū)，柵線條覆蓋部分Ω型Fin溝道區(qū)的兩個(gè)側(cè)壁和上表面，柵引出區(qū)連接?xùn)啪€條；層間介質(zhì)覆蓋源區(qū)、漏區(qū)、Ω型Fin溝道區(qū)、柵電極層和除此之外的器件隔離；在層間介質(zhì)中形成接觸孔，暴露出部分源區(qū)、漏區(qū)和柵引出區(qū)的上表面；在接觸孔中填充金屬M(fèi)etal 0。

本發(fā)明的優(yōu)點(diǎn)和積極效果如下：

1)本發(fā)明提出的Ω型柵結(jié)構(gòu)的柵控能力接近圍柵結(jié)構(gòu)，因此Ω型頂柵FinFET對于Fin上1/3處的柵控能力必定大于傳統(tǒng)的矩形頂柵FinFET(三柵的柵控能力)，這使得Ω型頂柵FinFET泄露電流會較傳統(tǒng)FinFET更??；

2)Ω型頂柵FinFET的Fin上1/3處的溝道截面積并未減小，因此，并不會帶來開態(tài)電流的嚴(yán)重退化；

3)通過控制HNA腐蝕液的腐蝕時(shí)間，可以控制Ω型Fin溝道區(qū)下方的Fin寬，當(dāng)Ω型Fin溝道區(qū)下方的Fin寬度越小時(shí)，雖然略微有開態(tài)電流的減小，但器件的短溝道效應(yīng)控制能力越好，閾值電壓越大，越適合作為低功耗器件來應(yīng)用；

4)本發(fā)明制備的器件源漏區(qū)是單晶有源島，具有較小的源漏串聯(lián)電阻，與傳統(tǒng)的使用抬升源漏結(jié)構(gòu)的鰭型場效應(yīng)晶體管相比，不需要外延工藝制備抬升源漏即可獲得較高的開態(tài)電流；

5)完全和與傳統(tǒng)集成電路制造技術(shù)相兼容，工藝簡單，成本代價(jià)小。

附圖說明

圖1-13為SOI襯底上制備N型Ω型頂柵結(jié)構(gòu)鰭式場效應(yīng)晶體管的各關(guān)節(jié)工藝的示意圖。各圖中，(a)為俯視圖，(b)為(a)中沿A-A’的剖面圖，(c)為(a)中沿B-B’的剖面圖。

其中：

圖1在SOI襯底上淀積掩膜層1；

圖2形成掩膜層1的圖形，作為Ω型Fin的掩膜；

圖3淀積掩膜層2，平坦化；

圖4光刻定義源漏區(qū)，各向異性刻蝕掩膜層2和一定厚度的單晶硅；

圖5淀積二氧化硅并回刻，形成側(cè)墻掩膜；

圖6各向異性刻蝕單晶硅，露出埋氧層的上表面；

圖7干氧氧化削減初步Fin溝道區(qū)，形成Ω型的Fin溝道區(qū)；

圖8去除掩膜層2，并源漏注入，激活；

圖9去除掩膜層1、側(cè)墻掩膜和氧化削減形成的氧化硅，得到器件的源漏和連接源漏的Ω型的Fin溝道；

圖10干氧氧化形成柵氧化層；

圖11淀積多晶硅，離子注入調(diào)節(jié)多晶硅功函數(shù)，光刻并刻蝕形成多晶硅柵；

圖12淀積二氧化硅作為層間介質(zhì)，平坦化；

圖13光刻并刻蝕形成各端接觸孔，填充金屬鎢，平坦化；

圖14為圖1～圖13的圖例。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)例對本發(fā)明進(jìn)行詳細(xì)說明。

根據(jù)下列步驟可以實(shí)現(xiàn)SOI襯底上制備N型Ω型頂柵結(jié)構(gòu)鰭式場效應(yīng)晶體管：

1)在P型(100)SOI襯底上將利用HNA溶液將頂層硅膜減薄至250nm，LPCVD SiO₂100nm作為掩膜層1，如圖1所示；

2)通過電子束光刻定義長100nm，寬50nm溝道區(qū)掩膜圖形，即Ω型Fin頂部的線條寬度為50nm，利用光刻膠為掩蔽，ICP刻蝕掩膜層1，形成矩形Fin掩膜，矩形Fin掩膜的線寬50nm即為Ω型Fin頂部的線條寬度，去膠，如圖2所示；

3)LPCVD 300nm氮化硅作為掩膜層2，掩膜層1被掩膜層2覆蓋，對掩膜層2進(jìn)行平坦化，如圖3所示；

4)通過光刻技術(shù)定義源區(qū)和漏區(qū)，ICP刻蝕掩膜層2，ICP刻蝕單晶硅80nm，刻蝕掉的單晶硅80nm即為Ω型Fin頂部的高度，此時(shí)由于光刻膠的掩蔽作用，其下方的掩膜層2和單晶硅不會被刻蝕，而由于掩膜層1的掩蔽作用，其下方的單晶硅也不會被刻蝕，去膠，如圖4所示；

5)LPCVD 100nm氮化硅并回刻，形成側(cè)墻掩膜，如圖5所示；

6)ICP刻蝕單晶硅170nm，露出埋氧層的上表面，刻蝕掉的單晶硅170nm即為Ω型Fin下方的高度，此時(shí)由于掩膜層2和側(cè)墻掩膜的掩蔽作用，其下方的單晶硅不會被刻蝕，形成源區(qū)、漏區(qū)，而由于掩膜層1和側(cè)墻掩膜的掩蔽作用，其下方的單晶硅也不會被刻蝕，形成初步的Fin溝道區(qū)，器件之間由于埋氧化層的存在實(shí)現(xiàn)島隔離，如圖6所示；

7)采用干氧氧化削減初步的Fin溝道區(qū)下方線寬至20nm，由于有側(cè)墻掩膜和掩膜層1的保護(hù)，初步Fin溝道區(qū)的頂部并不會被氧化，而原本側(cè)墻掩膜和掩膜層1下方的初步Fin溝道區(qū)會被氧化削減而形成比頂部更窄的Fin，至此形成了單晶硅的Ω型Fin溝道區(qū)，如圖7所示；

8)利用濃磷酸溶液去除氮化硅掩膜層2，腐蝕溫度為170℃，As⁺注入對源漏進(jìn)行重?fù)诫s，分三次注入，注入能量分別為30KeV，45KeV，65KeV，注入劑量5E15cm^-2，并通過RTA退火1000℃，10s，激活雜質(zhì)同時(shí)使源漏雜質(zhì)擴(kuò)散進(jìn)入源漏延伸區(qū)，如圖8所示；

9)利用HF：H₂O＝1:40溶液大面積去除掩膜層1、側(cè)墻掩膜以及氧化削減形成的氧化硅，漂洗時(shí)間200s，露出源區(qū)、漏區(qū)以及連接兩者的Ω型Fin溝道區(qū)，如圖9所示；

10)干氧氧化形成柵氧化層2nm，如圖10所示；

11)LPCVD 250nm多晶硅，As⁺注入調(diào)節(jié)多晶硅功函數(shù)，注入能量50KeV，注入劑量1E15cm^-2，通過電子束光刻定義柵線條，以光刻膠為掩蔽，ICP刻蝕多晶硅250nm，去膠，形成跨過溝道區(qū)的柵線條和柵引出區(qū)，柵線條寬度為22nm，即器件的柵長為22nm，如圖11所示；

12)通過PECVD淀積400nm SiO₂作為層間介質(zhì)，并通過化學(xué)機(jī)械拋光實(shí)現(xiàn)平坦化，如圖12所示；

13)通過光刻、ICP刻蝕形成器件柵、源、漏各端的接觸孔，去膠；

14)濺射500nm金屬鎢，器件柵、源、漏各端的接觸孔被金屬鎢填充；

15)通過對金屬鎢進(jìn)行化學(xué)機(jī)械拋光，實(shí)現(xiàn)器件之間的導(dǎo)電層分離，達(dá)到器件隔離的效果，如圖13所示；

16)后續(xù)按已公開的后端工藝完成器件集成。

本發(fā)明實(shí)施例并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。