層具有起到對準的作用，使形成的柵氧化膜211可作為后續(xù)柵極結(jié)構(gòu)的柵氧化層。
[0054]請參考圖8，圖形化所述柵導電膜212(請參考圖7)形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于第二區(qū)域II的第二半導體層(第五半導體層210)表面，所述柵極結(jié)構(gòu)包括柵氧化層221以及位于柵氧化層221表面的柵導電層222。
[0055]具體的，在所述柵導電膜212表面形成圖形化的光刻膠層，以所述圖形化的光刻膠層為掩膜，刻蝕所述柵導電膜212。本實施例中，在刻蝕所述柵導電膜212的同時，還刻蝕去除圖形化的掩膜層，暴露出第四半導體層202表面。
[0056]作為一個實施例，形成的柵極結(jié)構(gòu)的寬度正好與柵氧化膜211 (請參考圖7)的寬度一致；作為另一實施例，形成的柵極結(jié)構(gòu)的寬度大于柵氧化膜211的寬度，也就是說，部分寬度的圖形化的掩膜層位于柵極結(jié)構(gòu)內(nèi)；作為又一實施例，形成的柵極結(jié)構(gòu)的寬度小于柵氧化膜211的寬度，也就是說，圖形化所述柵導電膜的同時對部分寬度的柵氧化膜211進行了刻蝕。
[0057]需要說明的是，在本發(fā)明其他實施例中，在形成第五半導體層之后去除圖形化的掩膜層，則柵極結(jié)構(gòu)的形成步驟包括:在所述第四半導體層以及第五半導體層表面依次形成柵氧化膜以及柵導電膜；圖形化所述柵氧化膜以及柵導電膜形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)位于第二區(qū)域第五半導體層表面。
[0058]請參考圖9，在所述柵極結(jié)構(gòu)兩側(cè)的第二半導體層內(nèi)形成輕摻雜區(qū)(未圖示);在所述第四半導體層202表面形成緊挨柵極結(jié)構(gòu)兩側(cè)的側(cè)墻213 ;以所述側(cè)墻213為掩膜，在所述柵極結(jié)構(gòu)兩側(cè)的第二半導體層內(nèi)形成重摻雜區(qū)214。
[0059]所述側(cè)墻213的材料為氮化硅、氧化硅或氮氧化硅。本實施例以形成的半導體器件為NMOS晶體管為例做示范性說明。輕摻雜區(qū)的摻雜離子為N型離子，所述N型離子為P、As或Sb ;所述輕摻雜區(qū)能夠緩解熱載流子效應。
[0060]本實施例中，采用離子注入工藝形成所述重摻雜區(qū)214，作為一個實施例，離子注入工藝的工藝參數(shù)為:注入離子為P，注入能量為Ikev至50kev，注入劑量為5E18atom/cm3至5E21atom/cm3。在離子注入工藝完成后，還可以進行退火處理，激活重摻雜區(qū)214內(nèi)的注入離子，修復離子注入工藝對第二半導體層造成的損傷。
[0061]本實施例中，重摻雜區(qū)214下方的絕緣層207位于第一區(qū)域I和第三區(qū)域III內(nèi)，柵極結(jié)構(gòu)下方的絕緣層207位于第二區(qū)域II內(nèi)，且第二區(qū)域II內(nèi)的絕緣層207厚度小于第一區(qū)域I和第三區(qū)域III的絕緣層207厚度；因此，重摻雜區(qū)214下方的絕緣層207具有較厚的厚度，能夠有效的阻擋重摻雜區(qū)214內(nèi)的離子擴散滲透至第一半導體層(第三半導體層200)內(nèi)，從而降低半導體器件的軟錯誤，提高形成的半導體器件的可靠性。
[0062]并且，通常在半導體器件的實際應用中，希望通過向第一半導體層(即，第三半導體層200)施加偏壓，改變柵極結(jié)構(gòu)下方的第二半導體層(B卩，第五半導體層210)的電位以調(diào)整半導體器件的閾值電壓，使半導體器件滿足應用需求，本實施例中柵極結(jié)構(gòu)下方的絕緣層207具有較薄的厚度，柵極結(jié)構(gòu)下方的絕緣層207的有效電阻較小，當通過對第三半導體層200施加偏置電壓以調(diào)整第五半導體層210的電位量時，所述偏置電壓經(jīng)過絕緣層207后施加在第五半導體層210上，由于第二區(qū)域II的絕緣層207有效電阻較小，因此能夠保持實際加在第五半導體層210上的電壓值與偏置電壓間的差距較小，從而有效的調(diào)整第五半導體層210的電位量，改變半導體器件的閾值電壓，使半導體器件的電學性能處于最優(yōu)狀態(tài)。
[0063]相應的，本實施例提供一種半導體器件，請參考圖9，所述半導體器件包括:
[0064]襯底，所述襯底包括第一半導體層(第三半導體層200)、位于第一半導體層表面的絕緣層207、以及位于絕緣層207表面的第二半導體層，所述襯底具有第一區(qū)域1、第二區(qū)域II和第三區(qū)域III，所述第二區(qū)域II與第一區(qū)域I和第三區(qū)域III相鄰接，其中，第一區(qū)域I和第三區(qū)域III的絕緣層207厚度大于第二區(qū)域II的絕緣層207厚度，第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的絕緣層207底部表面齊平，且第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的第二半導體層頂部表面齊平；位于第二區(qū)域II的第二半導體層表面的柵極結(jié)構(gòu)；位于柵極結(jié)構(gòu)兩側(cè)的第一區(qū)域I和第三區(qū)域II第二半導體層的摻雜區(qū)。
[0065]具體的，所述第一半導體層(即，第三半導體層200)的材料為硅、鍺、鍺化硅或砷化鎵。所述絕緣層207的材料為氧化硅。第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的絕緣層207底部表面齊平，且第二區(qū)域II的絕緣層207的厚度小于第一區(qū)域I和第三區(qū)域III的絕緣層207的厚度，所述第一區(qū)域I和第三區(qū)域III的絕緣層207頂部至第二區(qū)域II的絕緣層207頂部高度為50埃至1500埃，所述頂部至頂部的高度指的是垂直于水平面方向上的高度，也就是說，第一區(qū)域I和第三區(qū)域III的絕緣層207的厚度比第二區(qū)域II的絕緣層207的厚度大50埃至1500埃。
[0066]本實施例中，所述第一區(qū)域I和第三區(qū)域III的第二半導體層由第四半導體層202構(gòu)成，所述第二區(qū)域II的第二半導體層由第五半導體層210構(gòu)成，所述第四半導體層202頂部表面與第五半導體層210頂部表面齊平，且第四半導體層202的厚度小于第五半導體層210的厚度。
[0067]所述柵極結(jié)構(gòu)包括位于第二區(qū)域II第二半導體層表面的柵氧化層221、以及位于柵氧化層211表面的柵導電層222，所述柵氧化層221的材料為氧化硅或高k介質(zhì)材料，所述柵導電層222的材料為多晶硅或?qū)щ娊饘?。所述柵極結(jié)構(gòu)側(cè)壁位于第二區(qū)域II邊界、第二區(qū)域II內(nèi)或第一區(qū)域I和第三區(qū)域III內(nèi)，所述柵極結(jié)構(gòu)側(cè)壁至第二區(qū)域II邊界的距離為O埃至100埃。本實施以所述柵極結(jié)構(gòu)位于第二區(qū)域II邊界為例做示范性說明。
[0068]還包括:位于柵極結(jié)構(gòu)側(cè)壁的側(cè)墻213，所述側(cè)墻213的材料為氧化硅、氮化硅或氮氧化硅。所述摻雜區(qū)包括:位于柵極結(jié)構(gòu)兩側(cè)第二半導體層內(nèi)的輕摻雜區(qū)、以及位于柵極結(jié)構(gòu)兩側(cè)第二半導體層內(nèi)的重摻雜區(qū)214。
[0069]柵極結(jié)構(gòu)下方的絕緣層207的厚度比重摻雜區(qū)214下方的絕緣層207厚度小50埃至1500埃，柵極結(jié)構(gòu)下方的絕緣層207的有效電阻較小，當向第一半導體層(即，第三半導體層200)施加偏置電壓時，柵極結(jié)構(gòu)下方絕緣層207消耗的偏置電壓較小，實際到達柵極結(jié)構(gòu)下方的第二半導體層(即，第五半導體層210)上的偏置電壓量較大，從而有效的改善半導體器件的閾值電壓，使半導體器件的閾值電壓滿足實際工藝需求；并且，由于重摻雜區(qū)214下方的絕緣層207厚度較厚，因此，重摻雜區(qū)214下方的絕緣層207能夠有效的阻擋離子擴散至第一半導體層內(nèi)，降低半導體器件發(fā)生軟錯誤概率。
[0070]本發(fā)明另一實施例還提供一種半導體器件的形成方法，與前一實施例不同的是，在形成凹槽之后，去除圖形化的掩膜層，暴露出第四半導體層表面。
[0071]圖10至圖14為本發(fā)明另一實施例提供的半導體器件形成過程的剖面結(jié)構(gòu)示意圖，需要說明的是，本實施例中與前一實施例中相同結(jié)構(gòu)的參數(shù)和作用等限定在本實施例中不再贅述，具體請參考上述實施例。
[0072]請參考圖10，提供具有第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的基底，所述基底包括第三半導體層200、位于第三半導體層200表面的絕緣膜、以及位于絕緣膜表面的第四半導體層202 ;在所述基底表面形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，刻蝕第二區(qū)域II的第四半導體層202以及部分厚度的絕緣膜，在所述第二區(qū)域II形成凹槽206，刻蝕后的絕緣膜為絕緣層207 ;去除所述圖形化的掩膜層，暴露出第四半導體層202表面。
[0073]采用濕法刻蝕工藝去除所述掩膜層，作為一個具體實施例，所述濕法刻蝕工藝的刻蝕液體為熱磷酸溶液，其中，磷酸質(zhì)量百分比為65%至85%，溶液溫度為80度至200度。
[0074]請參考圖11，形成填充滿所述凹槽206 (請參考圖10)的半導體膜208，所述半導體膜208還覆蓋于所述暴露出的第四半導體層202表面。
[0075]需要說明的是，由于后續(xù)對半導體膜208進行平坦化之后，第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的半導體膜208的頂部表面需要齊平，為此，本實施例中，所述外延工藝的停止位置為:至少為第二區(qū)域II的半導體膜208頂部表面與第四半導體層202頂部表面齊平；或者第二區(qū)域II的半導體膜208頂部表面高于第四半導體層202頂部表面。
[0076]本實施例以第二區(qū)域II的半導體膜208頂部表面高于第四半導體層202頂部表面為例做示范性說明。所述半導體膜208的材料為硅、鍺、鍺化硅或砷化鎵，采用外延工藝形成所述半導體膜208。
[0077]請參考圖12，平坦化所述半導體膜208(請參考圖11)形成第五半導體層210。
[0078]本實施例中，所述第五半導體層210除位于第二區(qū)域II外，還位于第一區(qū)域I和第三區(qū)域III的第四半導體層202表面。在其他實施例中，第五半導體層僅位于第二區(qū)域，且第五半導體層頂部表面與第四半導體層頂部表面齊平。
[0079]第三半導體層200、絕緣層207、第四半導體層202和第五半導體層210通過形成具有第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的襯底，第四半導體層202和位于第四半