半導體器件及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域技術，特別涉及半導體器件及其形成方法。
【背景技術】
[0002]隨著半導體技術的進步，集成電路朝向高集成度、高速度和低功耗的趨勢發(fā)展，體硅(Bulk Silicon)襯底以及體硅器件(基于體硅襯底制造的器件)的工藝正接近物理極限，在進一步減小集成電路特征尺寸方面遇到嚴峻挑戰(zhàn)。目前業(yè)界認為絕緣體上硅(SOI:Silicon on Insulator)襯底以及SOI器件為取代體娃以及體娃器件的最佳方案之一。
[0003]SOI襯底是一種用于集成電路制造的襯底，與目前大量應用的體硅襯底相比，SOI襯底具有很多優(yōu)勢:采用SOI襯底制成的集成電路的寄生電容小、集成度高、短溝道效應小、速度快，并且還可以實現(xiàn)集成電路中元器件的介質隔離，消除了體硅集成電路中的寄生閂鎖效應。
[0004]請參考圖1，圖1為采用SOI襯底形成的半導體器件的剖面結構示意圖，包括:底硅層100、位于底硅層100表面的絕緣層101、位于絕緣層101表面的頂硅層102，所述三層結構構成SOI襯底；位于頂硅層102表面的柵極結構，包括柵氧化層103以及柵導電層104，緊挨柵極結構側壁的側墻105 ;柵極結構兩側的頂硅層102內(nèi)的摻雜區(qū)106。
[0005]然而，上述提供的半導體器件的閾值電壓難以調(diào)節(jié)，半導體器件的應用受到限制。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種半導體器件及其形成方法，解決難以調(diào)節(jié)半導體器件閾值電壓的問題，同時保證半導體器件發(fā)生軟錯誤的概率低。
[0007]為解決上述問題，本發(fā)明提供一種半導體器件的形成方法，包括:提供襯底，所述襯底包括第一半導體層、位于第一半導體層表面的絕緣層、以及位于絕緣層表面的第二半導體層，所述襯底具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第二區(qū)域與第一區(qū)域和第三區(qū)域相鄰接，其中，第一區(qū)域和第三區(qū)域的絕緣層厚度大于第二區(qū)域的絕緣層厚度，第一區(qū)域、第二區(qū)域和第三區(qū)域的絕緣層底部表面齊平，且第一區(qū)域、第二區(qū)域和第三區(qū)域的第二半導體層頂部表面齊平；在所述第二區(qū)域的第二半導體層表面形成柵極結構；在所述柵極結構兩側的第一區(qū)域和第三區(qū)域第二半導體層內(nèi)形成摻雜區(qū)。
[0008]可選的，所述襯底的形成步驟包括:提供具有第一區(qū)域、第二區(qū)域和第三區(qū)域的基底，所述基底包括第三半導體層、位于第三半導體層表面的絕緣膜、以及位于絕緣膜表面的第四半導體層；在所述基底表面形成圖形化的掩膜層；以所述圖形化的掩膜層為掩膜，刻蝕去除第二區(qū)域的第四半導體層以及部分厚度的絕緣膜，在所述第二區(qū)域形成凹槽，剩余的絕緣膜作為襯底的絕緣層；形成填充滿所述凹槽的第五半導體層，第三半導體層、絕緣層以及第五半導體層共同組成襯底。
[0009]可選的，所述第五半導體層的形成步驟包括:形成填充滿所述凹槽的半導體膜，所述半導體膜頂部表面高于圖形化的掩膜層頂部表面；平坦化所述半導體膜，直至半導體膜頂部表面與圖形化的掩膜層頂部表面齊平；去除部分厚度的半導體膜，剩余的半導體膜為第五半導體層，且所述第五半導體層頂部表面與第四半導體層頂部表面齊平，其中，第四半導體層作為第一區(qū)域和第三區(qū)域的第二半導體層，第五半導體層作為第二區(qū)域的第二半導體層。
[0010]可選的，所述第五半導體層的形成步驟包括:形成填充滿所述凹槽的半導體膜，所述半導體膜還覆蓋于所述第四半導體層表面；平坦化半導體膜形成第五半導體層；第四半導體層和第五半導體層共同作為第一區(qū)域和第三區(qū)域的第二半導體層，第二區(qū)域的第五半導體層作為第二區(qū)域的第二半導體層。
[0011]可選的，所述襯底的形成步驟包括:提供具有第一區(qū)域、第二區(qū)域和第三區(qū)域的初始基底，所述初始基底包括第三半導體層以及位于第三半導體層表面的絕緣膜；刻蝕去除第二區(qū)域部分厚度的絕緣膜形成凹槽，刻蝕后的絕緣膜作為襯底的絕緣層；提供第四半導體層；刻蝕去除部分厚度的第四半導體層，形成具有凸起的第五半導體層；將所述具有凹槽的初始基底與所述第五半導體層進行鍵合，使凸起正好位于凹槽內(nèi)，絕緣層表面與第五半導體層表面相接觸，鍵合后第五半導體層作為襯底的第二半導體層。
[0012]相應的，本發(fā)明還提供一種半導體器件，包括:襯底，所述襯底包括第一半導體層、位于第一半導體層表面的絕緣層、以及位于絕緣層表面的第二半導體層，所述襯底具有第一區(qū)域、第二區(qū)域和第三區(qū)域，所述第二區(qū)域與第一區(qū)域和第三區(qū)域相鄰接，其中，第一區(qū)域和第三區(qū)域的絕緣層厚度大于第二區(qū)域的絕緣層厚度，第一區(qū)域、第二區(qū)域和第三區(qū)域的絕緣層底部表面齊平，且第一區(qū)域、第二區(qū)域和第三區(qū)域的第二半導體層頂部表面齊平；位于第二區(qū)域的第二半導體層表面的柵極結構；位于柵極結構兩側的第一區(qū)域和第三區(qū)域第二半導體層的摻雜區(qū)。
[0013]可選的，所述第一區(qū)域和第三區(qū)域的第二半導體層由第四半導體層構成，所述第二區(qū)域的第二半導體層由第五半導體層構成，所述第四半導體層頂部表面與第五半導體層頂部表面齊平。
[0014]可選的，所述第一區(qū)域和第三區(qū)域的第二半導體層由第四半導體層和位于第四半導體層表面的第五半導體層構成，第二區(qū)域的第二半導體層由第五半導體層構成，且第一區(qū)域、第二區(qū)域和第三區(qū)域的第五半導體層頂部表面齊平。
[0015]可選的，所述第一區(qū)域、第二區(qū)域和第三區(qū)域的第二半導體層由第五半導體層構成，且第一區(qū)域、第二區(qū)域和第三區(qū)域的第五半導體層頂部齊平。
[0016]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0017]本發(fā)明實施例提供一種半導體器件的形成方法，其中，提供具有第一區(qū)域、第二區(qū)域和第三區(qū)域的襯底，所述第二區(qū)域與第一區(qū)域和第三區(qū)域相鄰接，所述襯底包括第一半導體層、絕緣層以及第二半導體層，且第一區(qū)域和第三區(qū)域的絕緣層厚度大于第二區(qū)域絕緣層厚度，第一區(qū)域和第三區(qū)域的第二半導體層厚度小于第二區(qū)域的第二半導體層厚度；在第二區(qū)域的第二半導體層表面形成柵極結構，在柵極結構兩側的第一區(qū)域和第三區(qū)域第二半導體層內(nèi)形成摻雜區(qū)。本發(fā)明實施例中，由于柵極結構下方的絕緣層厚度小于摻雜區(qū)下方的絕緣層厚度，因此，柵極結構下方的絕緣層的有效電阻值較小，當向第一半導體層施加偏置電壓時，由于柵極結構下方的有效電阻值小，所述偏置電壓經(jīng)過絕緣層時消耗的電壓較小，使得到達柵極結構下方的第二半導體層(即溝道區(qū))的電壓較大，通過改善施加在溝道區(qū)的電壓，能夠有效的調(diào)節(jié)半導體器件的閾值電壓，提高半導體器件的電學性能；并且，由于摻雜區(qū)下方的絕緣層厚度較厚，所述絕緣層能夠有效的阻擋摻雜區(qū)內(nèi)的摻雜離子擴散至第一半導體層內(nèi)，降低半導體器件的錯誤率。
[0018]進一步，本發(fā)明實施例中，刻蝕第二區(qū)域第四半導體層以及部分厚度絕緣膜在絕緣膜內(nèi)形成凹槽后，采用外延工藝形成填充滿所述凹槽的半導體膜，由于外延工藝形成的半導體膜具有沿第四半導體層材料晶格延伸方向生長的趨勢，使得形成的半導體膜與第四半導體層接觸緊密；后續(xù)對半導體膜進行平坦化后形成第五半導體層，第四半導體層和第五半導體層共同作為襯底的第二半導體層，因此，形成的第二半導體層性能良好，從而有利于形成電學性能優(yōu)良的半導體器件。
[0019]進一步，本發(fā)明實施例中，在形成凹槽之后保留圖形化的掩膜層，所述保留的圖形化的掩膜層既可以作為平坦化半導體膜的停止層，還可以起到對準作用，具體的，由于圖形化的掩膜層的開口位于第二區(qū)域，而在圖形化的掩膜層中形成柵氧化膜后，有利于降低在第二區(qū)域形成柵極結構的工藝難度。
[0020]更進一步，本發(fā)明實施例中，所述柵極結構側壁位于第二區(qū)域邊界、第二區(qū)域內(nèi)或第一區(qū)域和第三區(qū)域內(nèi)，所述柵極結構側壁至第二區(qū)域邊界的距離為O埃至100埃，從而進一步降低了圖形化形成柵極結構的工藝難度。
[0021]本發(fā)明實施例還提供一種結構性能優(yōu)越的半導體器件，包括具有第一區(qū)域、第二區(qū)域和第三區(qū)域的襯底，所述第二區(qū)域與第一區(qū)域和第三區(qū)域相鄰接，所述襯底包括第一半導體層、位于第一半導體層表面的絕緣層、以及位于絕緣層表面的第二半導體層，且第一區(qū)域和第三區(qū)域的絕緣層厚度大于第二區(qū)域的絕緣層厚度，第一區(qū)域、第二區(qū)域和第三區(qū)域的絕緣層底部表面齊平；位于第二區(qū)域的第二半導體層表面的柵極結構；位于柵極結構兩側的第一區(qū)域和第三區(qū)域第二半導體層的摻雜區(qū)。柵極結構下方的絕緣層厚度小于摻雜區(qū)下方的絕緣層的厚度，使得柵極結構下方的絕緣層有效電阻較小，當向第一半導體層施加偏置電壓時，當偏置電壓到達柵極結構下方的第二半導體層(即溝道區(qū))之前，柵極結構下方絕緣層消耗的偏置電壓量較少，因此實際到達溝道區(qū)的偏置電壓量較大，從而有效的調(diào)節(jié)半導體器件閾值電壓；同時，由于摻雜區(qū)下方的絕緣層厚度較厚，能夠有效的阻擋摻雜區(qū)內(nèi)離子擴散進入第一半導體層內(nèi)，降低半導體器件發(fā)生軟錯誤的概率，提高半導體器件的可靠性。
【附圖說明】
[0022]圖1為一實施例半導體器件剖面結構示意圖；
[0023]圖2至圖9為本發(fā)明一實施例半導體器件形成過程剖面結構示意圖；
[0024]圖10至圖14為本發(fā)明另一實施例半導體器件形成過程剖面結構示意圖；
[0025]圖15至圖19為本發(fā)明又一實施例半導體器件形成過程剖面結構示意圖。
【具體實施方式】
[0026]由【背景技術】可知，現(xiàn)有技術半導體器件的閾值電壓難以調(diào)節(jié)，半導體器件的應用受到限制。
[0027]針對半導體器件研究發(fā)現(xiàn)，在SOI襯底上制造的半導體器件，調(diào)節(jié)半導