體器件的閾值電壓，實質上是通過改變底硅層上的偏置電壓來達到目的的。通常是通過向底硅層施加體偏置電壓(body bias voltage)，來改變柵極結構下方的頂硅層(即溝道區(qū))上的電壓值，以期調節(jié)半導體器件的閾值電壓；然而，盡管向底硅層施加了較大偏置電壓，半導體器件閾值電壓改善的程度有限。
[0028]針對半導體器件進行進一步研究發(fā)現(xiàn)，向底硅層施加偏置電壓后，所述偏置電壓在達到柵極結構下方的頂硅層之前會先經過絕緣層，由于絕緣層具有一定的電阻值，絕緣層會消耗一定量的偏置電壓，因此，到達頂硅層的電壓值通常小于偏置電壓；并且，由于絕緣層還具有阻擋摻雜區(qū)內摻雜離子擴散至底硅層的作用，因此通常所述絕緣層的厚度要具有較厚的厚度，以降低半導體器件發(fā)生軟錯誤(soft error)的概率；而絕緣層的厚度越厚，絕緣層消耗的偏置電壓的量越大，實際到達頂硅層上的偏置電壓量越小，越難以調節(jié)半導體器件的閾值電壓。
[0029]綜合上述分析發(fā)現(xiàn)，若摻雜區(qū)下方的絕緣層保持較厚的厚度，而柵極結構下方的絕緣層厚度較薄，那么就能夠解決難以調節(jié)半導體器件閾值電壓的問題，并且保證絕緣層阻擋摻雜區(qū)內摻雜離子擴散的能力，降低半導體器件發(fā)生軟錯誤的概率。
[0030]為此，本發(fā)明提供一種半導體器件及其形成方法，提供具有第一區(qū)域、第二區(qū)域和第三區(qū)域的襯底，所述第二區(qū)域與第一區(qū)域和第三區(qū)域相鄰接，所述襯底包括第一半導體層、位于第一半導體層表面的絕緣層、以及位于絕緣層表面的第二半導體層，且第一區(qū)域和第三區(qū)域的絕緣層厚度大于第二區(qū)域的絕緣層厚度，第一區(qū)域和第三區(qū)域的第二半導體層厚度小于第二區(qū)域的第二半導體層厚度；在所述第二區(qū)域的第二半導體層表面形成柵極結構；在所述柵極結構兩側的第一區(qū)域和第三區(qū)域第二半導體層內形成摻雜區(qū)。本發(fā)明在降低半導體器發(fā)生軟錯誤的概率同時，能夠有效的改善半導體器件的閾值電壓。
[0031]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。
[0032]圖2至圖9為本發(fā)明一實施例提供的半導體器件形成過程的剖面結構示意圖。
[0033]請參考圖2，提供具有第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的基底，所述基底包括第三半導體層200、位于第三半導體層200表面的絕緣膜201、以及位于絕緣膜201表面的第四半導體層202。
[0034]本實施例中，所述第二區(qū)域II與第一區(qū)域I和第三區(qū)域III相鄰接，其中第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的絕緣膜201的厚度相同。所述第三半導體層200用于后續(xù)作為襯底的第一半導體層，后續(xù)在刻蝕所述絕緣膜201后形成的絕緣層作為襯底的絕緣層，所述第四半導體層202用于后續(xù)作為襯底的部分第二半導體層。
[0035]第三半導體層200的材料為硅、鍺、鍺化硅、碳化硅或砷化鎵；所述絕緣膜201的材料為氧化硅或氮氧化硅，厚度為100埃至2000埃；所述第四半導體層202的材料為硅、鍺、鍺化硅、碳化硅或砷化鎵。
[0036]請繼續(xù)參考圖2，在所述基底表面形成圖形化的掩膜層，所述圖形化的掩膜層具有暴露出第二區(qū)域II第四半導體層202表面的開口 205。
[0037]所述圖形化的掩膜層作為后續(xù)刻蝕絕緣膜201的掩膜，且所述開口 205的寬度與第二區(qū)域II的寬度一致。所述圖形化的掩膜層為單層結構或疊層結構，本實施例中，為了提高后續(xù)刻蝕絕緣膜201的刻蝕選擇比，所述圖形化的掩膜層為疊層結構，具體的，所圖形化的掩膜層包括位于第四半導體層202表面的第一掩膜層203以及位于第一掩膜層203表面的第二掩膜層204。
[0038]作為一個具體實施例，所述第一掩膜層203的材料為氧化硅，第一掩膜層203的厚度為50埃至200埃，第二掩膜層204的材料為氮化硅，第二掩膜層204的厚度為200埃至1000 埃。
[0039]請參考圖3，以所述圖形化的掩膜層為掩膜，沿所述開口 205 (請參考圖2)刻蝕第二區(qū)域II的第四半導體層202以及部分厚度的絕緣膜201 (請參考圖2)，在所述第二區(qū)域II形成凹槽206，刻蝕后的絕緣膜201為絕緣層207。
[0040]本實施例中，所述凹槽206的側壁位于第二區(qū)域II的邊界。作為一個具體實施例，所述凹槽206的深度為50埃至1500埃，在本發(fā)明其他實施例中，可根據(jù)實際工藝來確定刻蝕去除絕緣膜的厚度。采用干法刻蝕工藝形成所述凹槽206 ;本實施例中，在形成所述凹槽206之后，保留圖形化的掩膜層。
[0041]請參考圖4，形成填充滿所述凹槽的半導體膜208，所述半導體膜208頂部表面高于圖形化的掩膜層頂部表面；平坦化所述半導體膜208，直至半導體膜208頂部表面與圖形化的掩膜層頂部表面齊平。
[0042]本實施例中，采用外延工藝形成所述半導體膜208，且所述半導體膜208的材料與第四半導體層202的材料相同，外延工藝具有沿著第四半導體層202的晶格延伸方向生長的特性，因此，采用外延工藝形成半導體膜208后，半導體膜208與第四半導體層202緊密接觸。
[0043]作為一個具體實施例，所述外延工藝的工藝參數(shù)為:所述外延工藝的工藝參數(shù)為:反應氣體包括硅源氣體、H2和HC1，其中，硅源氣體流量為Isccm至lOOOsccm，HCl流量為Isccm至lOOOsccm, H2流量為10sccm至50000sccm,反應腔室壓強為I托至50托,反應腔室溫度為600度至800度，其中，硅源氣體為SiH4或SiH2Cl2。
[0044]由于外延工藝具有沿第四半導體層202晶格延伸方向生長的特性，因此，形成的半導體膜208頂部表面一般難以與水平面平行，若后續(xù)直接對所述半導體膜208進行氧化處理后剩余的半導體膜208的頂部表面也難以與水平面平行，不利于進行后續(xù)形成柵極結構的工藝；因此，本實施例中，半導體膜208的頂部高于圖形化的掩膜層頂部，后續(xù)在對半導體膜208進行平坦化處理后，即可使半導體膜208頂部表面與水平面平行，以利于后續(xù)形成頂部表面與水平面平行的第五半導體層。
[0045]作為一個具體實施例，采用化學機械拋光工藝平坦化所述半導體膜208。所述圖形化的掩膜層可以作為化學機械拋光工藝的停止層，當半導體膜208頂部表面與圖形化的掩膜層頂部表面齊平時，停止平坦化處理。
[0046]請參考圖5，對所述半導體膜208進行氧化處理，將部分厚度的半導體膜208轉化為氧化膜209。
[0047]所述氧化處理的目的在于:將部分厚度的半導體膜208氧化后去除，且未被氧化的半導體膜208不受到去除氧化膜209工藝的影響，使得剩余的半導體膜208為第五半導體層，第五半導體層頂部表面與第四半導體層202頂部表面齊平，第五半導體層作為后續(xù)襯底第二區(qū)域II的第二半導體層，以利于進行后續(xù)形成柵極結構的工藝步驟。作為一個具體實施例，所述氧化處理為熱氧化工藝，所述熱氧化工藝的工藝參數(shù)為:02流量為20sCCm至200sCCm，反應腔室溫度為350度至550度。
[0048]所述氧化膜209的厚度與圖形化的掩膜層的厚度相同，在氧化處理過程中，所述圖形化的掩膜層起到保護第四半導體層202的作用，防止第四半導體層202的材料被氧化。并且，在氧化處理之前，半導體膜208的頂部表面與第四半導體層202的頂部表面齊平，因此氧化處理后，氧化膜209的厚度具有一致性，使得剩余的半導體膜208頂部表面與水平面平行。
[0049]請參考圖6，去除所述氧化膜209 (請參考圖5)，剩余的半導體膜208 (請參考圖5)為第五半導體層210,所述第五半導體層210頂部表面與第四半導體層202頂部表面齊平。
[0050]作為一個實施例，采用濕法刻蝕工藝去除所述氧化膜209，所述濕法刻蝕工藝的刻蝕液體為氣氟酸溶液，氣氟酸和水的體積比為1:100至1:700。
[0051]所述第三半導體層201、絕緣層207、第四半導體層202和第五半導體層210共同組成具有第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的襯底，第二區(qū)域II與第一區(qū)域I和第三區(qū)域III相鄰接，所述襯底包括第一半導體層、位于第一半導體層表面的絕緣層207、以及位于絕緣層207表面的第二半導體層，其中，第三半導體層201作為第一半導體層，第五半導體層210和第四半導體層202作為第二半導體層，其中，第四半導體層202為第一區(qū)域I和第三區(qū)域III的第二半導體層，第五半導體層210為第二區(qū)域II的第二半導體層，且第一區(qū)域I和第三區(qū)域III的絕緣層207厚度大于第二區(qū)域II的絕緣層207厚度，第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的絕緣層207底部表面齊平，第一區(qū)域I和第三區(qū)域III的第二半導體層(第四半導體層202)厚度小于第二區(qū)域II的第二半導體層(第五半導體層210)厚度，第一區(qū)域1、第二區(qū)域II和第三區(qū)域III的第二半導體層頂部表面齊平。
[0052]請參考圖7，在所述圖形化的掩膜層之間的第二半導體層(第五半導體層210)表面形成柵氧化膜211 ;在所述柵氧化膜211表面以及圖形化的掩膜層表面形成柵導電膜212。
[0053]所述柵氧化膜211的材料為氧化硅或高k介質材料，所述柵導電膜212的材料為多晶硅、摻雜的多晶硅或導電金屬。本實施例中，在形成柵氧化膜211的過程中，由于圖形化的掩膜層的存在，形成的柵氧化膜211正好位于第五半導體層210表面，使得后續(xù)形成的柵極結構也正好位于第五半導體層210表面，因此，所述圖形化的掩膜