半導(dǎo)體芯片）或外部端子22 ;及中間部，其在基板 11的上表面（第1主面上）的特定的區(qū)域內(nèi)相鄰而配置。
[0054]配線Wvq、Wvs、Wvc是分別對(duì)應(yīng)于VCCQ (存儲(chǔ)器芯片31~34的電源電壓）、VSS (接 地電壓）、VDDC (控制器芯片35的電源電壓）的電壓線。
[00巧]配線Wds、W化是分別對(duì)應(yīng)于DQS、DQSZ的選通信號(hào)的線。
[0056] 存儲(chǔ)器芯片31~34的I/O端子經(jīng)由連接構(gòu)件23及配線WiO~Wi7,而與外部端 子22或控制器芯片35的I/O端子連接。同樣地，控制器芯片35的I/O端子也經(jīng)由連接構(gòu) 件23及配線WiO~Wi7,而與外部端子22或存儲(chǔ)器芯片31~34的I/O端子連接。
[0057] 配線WiO~Wi7例如W 50Mbps W上化it per second,每砂位數(shù)）左右的速度傳 輸數(shù)據(jù)，故而傳輸包含高頻成分的數(shù)據(jù)信號(hào)。數(shù)據(jù)信號(hào)的電平按照H - L 一 H變化的情況 使得電流、電壓具有高頻成分。M比PS]的傳輸速度對(duì)應(yīng)于大概M/2出Z]的高頻（例如在 100Mbps的傳輸速度時(shí)，信號(hào)頻率為約50MHz)。
[005引 另一方面，配線Wvq、Wvs、Wvc、Wds、Wdz傳輸高頻成分較少的信號(hào)。配線Wvq、Wvs、 Wvc供給電源電壓，故而電壓實(shí)際上固定。又，配線Wds、W化所傳輸?shù)倪x通信號(hào)與數(shù)據(jù)信號(hào) 100~107相比，每單位時(shí)間的切換次數(shù)較小。
[0059]如此，配線WiO~Wi7是高頻成分較多的數(shù)據(jù)信號(hào)的傳輸路徑（數(shù)據(jù)信號(hào)配線）， 其他配線Wvq、Wvs、Wvc、Wds、W化是高頻成分較少的非數(shù)據(jù)信號(hào)的傳輸路徑。
[0060] 配線WiO~Wi7傳輸高頻成分較多的數(shù)據(jù)信號(hào)，故而有在其等之間產(chǎn)生串?dāng)_而信 號(hào)產(chǎn)生錯(cuò)誤的可能性。通過(guò)流通具有高頻成分的電流，而配線WiO~Wi7周?chē)拇磐ㄗ兓?對(duì)流通在其他配線WiO~Wi7的電流（信號(hào)）帶來(lái)影響。
[006U 因此，W配線WiO~Wi7不鄰接的方式，在配線WiO~Wi7間配置配線Wvq、Wvs、 Wvc、Wds、Wdz (非數(shù)據(jù)信號(hào)的傳輸路徑）而抑制串?dāng)_（共面配線）。
[0062] 然而，有在配線層13內(nèi)配線WiO~Wi7的任一者局部性地相鄰。圖2中，配線 WiO~Wi3鄰接而配置，未在其等之間配置配線Wvq、Wvs、Wvc、Wds、Wdz (非數(shù)據(jù)信號(hào)的傳輸 路徑）。
[0063] 作為其原因，可列舉W下。由于基板11的上表面?zhèn)鹊呐渚€層的層數(shù)較少（該例中 為單層（配線層13))，故而配線層13內(nèi)的配線的自由度受限制。又，在配線WiO~Wi7之 間配置非數(shù)據(jù)信號(hào)的傳輸路徑（配線胖￥9、胖￥3、胖￥(3、胖(13、胖(12)的通孔15，非數(shù)據(jù)信號(hào)的傳 輸路徑自配線層13向配線層14轉(zhuǎn)移。如此，由于非數(shù)據(jù)信號(hào)的傳輸路徑的層轉(zhuǎn)移而難W 在配線WiO~Wi7間配置非數(shù)據(jù)信號(hào)的傳輸路徑。
[0064] 雖然至導(dǎo)體層47的外部、圖2(a)的左側(cè)的連接端子21而存在配線WiO及Wil、配 線Wi2及Wi3鄰接配置的區(qū)域，但配線鄰接的長(zhǎng)度較短，故而不易產(chǎn)生串?dāng)_的問(wèn)題，因此未 配置導(dǎo)體層47。
[0065] 粗略而言，在如下的情形時(shí)，尤其串?dāng)_成為問(wèn)題，在該區(qū)域配置導(dǎo)體層47有意義 (串?dāng)_的產(chǎn)生條件）。
[0066] 配線W內(nèi)的數(shù)據(jù)的傳輸速度V :100Mbps W上
[0067] 配線WiO~Wi7的間隔D ;25ym W下
[006引再者，如果鄰接的配線WiO~Wi7的條數(shù)增加，則串?dāng)_更加成為問(wèn)題的可能性變 大。目P，較鄰接的配線WiO~Wi7的條數(shù)為2條的情形，在鄰接的配線WiO~Wi7的條數(shù)為 3條、4條的情形時(shí)串?dāng)_成為問(wèn)題的可能性更大。
[0069] 如果增多基板11上的配線層的數(shù)量，則配線的自由度變大，容易實(shí)現(xiàn)共面配線， 但配線層數(shù)的增加會(huì)帶來(lái)半導(dǎo)體裝置10的制造成本的增加。
[0070] 因此，本實(shí)施方式中，在使基板11的上表面?zhèn)鹊呐渚€層為單層（配線層13)的狀 態(tài)下，可降低配線WiO~Wi3間的串?dāng)_，故而使用導(dǎo)體層47。
[0071] 如所述般，導(dǎo)體層47具有導(dǎo)電性及順磁性。作為導(dǎo)體層47的構(gòu)成材料，可利用金 屬材料，例如化、A1、Mg。
[0072] 導(dǎo)體層47通過(guò)屏蔽來(lái)自配線WiO~Wi3的高頻磁通，而降低配線WiO~Wi3間的 串?dāng)_。由于導(dǎo)體層47具有導(dǎo)電性，故而可屏蔽高頻的磁通。此時(shí)，磁通向?qū)w層47的滲透 深度可規(guī)定為下式中的透入深度加。
[007引 加=((2 ? P ) / ((0 ? y )) 1/2......(1)
[0074] P:導(dǎo)體層47的電阻率
[0075] y :導(dǎo)體層47的絕對(duì)磁導(dǎo)率
[0076] ? :電流的角頻率（=231X頻率）
[0077]目P，通過(guò)使導(dǎo)體層47的厚度d大于透入深度加而可屏蔽磁通。
[0078] 通過(guò)于配線WiO~Wi3鄰接而配置的區(qū)域A配置導(dǎo)體層47,可減少區(qū)域A的磁場(chǎng)。 目P，可減少配線WiO~Wi3的每單位長(zhǎng)度的磁通、自感Li、及互感Le。
[007引（比較例）
[0080] 圖3(a)、化）分別是比較例的半導(dǎo)體裝置lOx的俯視圖及剖面圖。圖4(a)、化）分 別是將圖3的區(qū)域A放大的俯視圖及剖面圖。圖4(b)表示沿著圖4(a)的線C-C的剖面。
[0081] 半導(dǎo)體裝置lOx中，未在區(qū)域A配置導(dǎo)體層47。因此，無(wú)法減少配線WiO~Wi3周 圍的磁通。因此，與半導(dǎo)體裝置10相比，無(wú)法減少配線WiO~Wi3的每單位長(zhǎng)度的磁通、自 感Li、及互感Le，從而信號(hào)品質(zhì)降低。
[0082] 相對(duì)于此，半導(dǎo)體裝置10中，將配線WiO~Wi3的每單位長(zhǎng)度的磁通、自感Li、及 互感Le減少，從而f旨號(hào)品質(zhì)提局。
[008引（第2實(shí)施方式）
[0084] 圖5(a)、化）分別是第2實(shí)施方式的半導(dǎo)體裝置10a的俯視圖及剖面圖。圖6(a)、 化）分別是將圖5的區(qū)域A放大的俯視圖及剖面圖。圖6(b)表示沿著圖6(a)的線C-C的 剖面。
[0085] 本實(shí)施方式中，在配線層13上配置虛設(shè)芯片61。
[0086] 虛設(shè)芯片61具有娃基板62、導(dǎo)體層47。本實(shí)施方式中，虛設(shè)芯片61是設(shè)為使導(dǎo) 體層47側(cè)朝向基板11的面朝下安裝。本實(shí)施方式中的娃基板62作為配置在導(dǎo)體層47上 的半導(dǎo)體基板而發(fā)揮功能。
[0087] 導(dǎo)體層47具有導(dǎo)電性及順磁性，可選擇與導(dǎo)體層47相同的材料及厚度。
[0088] 本實(shí)施方式中，也與第1實(shí)施方式相同，導(dǎo)體層47減少配線WiO~Wi3周?chē)拇?通，從而可減少信號(hào)的串?dāng)_。
[008引（第3實(shí)施方式）
[0090] 圖7(a)、化）分別是第3實(shí)施方式的半導(dǎo)體裝置10b的俯視圖及剖面圖。圖8(a)、 (b)分別是將圖7的區(qū)域A放大的俯視圖及剖面圖。圖8(b)表示沿著圖8(a)的線C-C的 剖面。
[0091] 本實(shí)施方式中，虛設(shè)芯片61是設(shè)為使導(dǎo)體層47側(cè)朝向基板11的相反側(cè)的面朝上 安裝。本實(shí)施方式中的娃基板62作為配置在所述導(dǎo)體層與所述多條數(shù)據(jù)信號(hào)配線之間的 半導(dǎo)體基板而發(fā)揮功能。
[0092] 即便在本實(shí)施方式中，也與第1、第2實(shí)施方式相同，導(dǎo)體層47減少配線WiO~Wi3 周?chē)拇磐?，從而可減少信號(hào)的串?dāng)_。
[0093] 如W上般，所述實(shí)施方式中，通過(guò)利用導(dǎo)體層47覆蓋配線WiO~Wi3鄰接而配置 的區(qū)域，可提供廉價(jià)的成本、且具有高電特性的半導(dǎo)體封裝。
[0094](實(shí)施例）
[0095] W下，說(shuō)明導(dǎo)體層47等對(duì)自配線WiO~Wi3產(chǎn)生的磁場(chǎng)（具體而言，配線WiO~ Wi3的每單位長(zhǎng)度的電感Lt)帶來(lái)的影響（電特性分析）。
[0096] 圖9~圖11表不電特性分析模型的一部分。圖9~圖11分別是分析模型1~3， 對(duì)應(yīng)于第1、第2、及第3實(shí)施方式。分析模型2、3是對(duì)應(yīng)于使虛設(shè)芯片61為面朝下（抑)、 面朝上（即）的任一者。
[0097] 表1、表2分別是分析模型1、及分析模型2、3的電特性分析模型的評(píng)價(jià)因素與水 準(zhǔn)。
[0098] [表 1]
[0099]
[0102] 表3、表4分別為分析模型1、及分析模型2、3的表1、表2所示的評(píng)價(jià)因素W外的 固定條件的一部分。
[0103][表引
[0104]
[0107]表3、表4 W外的固定條件為如下所述。
[010引?半導(dǎo)體裝置10的寬度（圖1 (a)縱向長(zhǎng)度）；11. 5mm
[0109] ?配線 WiO ~Wi3 的寬度 DO ;35iim
[0110] ?配線WiO與配線Wil間的距離D1 ;53iim [01川 ?配線Wil與配線Wi2間的距離D2 ;45ym [011引 ?配線Wi2與配線Wi3間的距離D3 ;35iim [011引 ?虛設(shè)晶片61 (導(dǎo)體層47)的寬度；0. 7mm
[0114](虛設(shè)芯片61等的圖1(a)縱向的長(zhǎng)度）
[01巧]?導(dǎo)體層47端-配線WiO間距離D11 ;220iim
[0116](虛設(shè)芯片61 (導(dǎo)體層47)左側(cè)壁與配線WiO左側(cè)壁間的距離）
[0117] ?導(dǎo)體層47端-配線Wi3間距離D12 ;208 y m