半導(dǎo)體裝置的制造方法
【專(zhuān)利說(shuō)明】
[000。[相關(guān)申請(qǐng)案]
[0002] 本申請(qǐng)案享有W日本專(zhuān)利申請(qǐng)案2014-52713號(hào)（申請(qǐng)日；2014年3月14日）為 基礎(chǔ)申請(qǐng)案的優(yōu)先權(quán)。本申請(qǐng)案通過(guò)參照該基礎(chǔ)申請(qǐng)案而包含基礎(chǔ)申請(qǐng)案的所有內(nèi)容。
技術(shù)領(lǐng)域
[0003] 本發(fā)明的實(shí)施方式涉及一種半導(dǎo)體裝置。
【背景技術(shù)】
[0004] 存在如下情況，即在基板上積層存儲(chǔ)器芯片（存儲(chǔ)器組件）及控制器芯片（控制 組件），并利用塑模樹(shù)脂密封而作為芯片積層塑模密封型半導(dǎo)體封裝來(lái)使用（W下，也稱(chēng)為 "封裝"）。
[0005] 此時(shí)，存儲(chǔ)器芯片的1/0(1噸ut/Ou化ut，輸入/輸出）端子經(jīng)由接合線(xiàn)或基板上的 數(shù)據(jù)總線(xiàn)（配線(xiàn)），而與封裝的外部端子或控制器芯片的I/O端子連接。同樣地，控制器芯 片的I/O端子經(jīng)由數(shù)據(jù)總線(xiàn)而與存儲(chǔ)器芯片的I/O端子或封裝的外部端子連接。
[0006] 此外，存在由來(lái)自其他信號(hào)線(xiàn)的電磁感應(yīng)等所致的串?dāng)_雜訊疊加在基板上的配線(xiàn) 而在數(shù)據(jù)產(chǎn)生錯(cuò)誤。作為其對(duì)策，存在將作為返回路徑的電源或Gnd配線(xiàn)配置在信號(hào)線(xiàn)的 一側(cè)或兩側(cè)的方法（共面配線(xiàn)）。通過(guò)如此配線(xiàn)，可降低包含返回路徑的信號(hào)線(xiàn)路徑的電 感，從而可減少數(shù)據(jù)的錯(cuò)誤。
[0007] 但是，例如如果在狹窄的基板上配置存儲(chǔ)器芯片及控制器芯片，則有配線(xiàn)引繞的 限制變大而難W采取其對(duì)策的情形。目P，存在無(wú)法在基板上的數(shù)據(jù)總線(xiàn)的一部分采用共面 配線(xiàn)的可能性。
[0008]為了使配線(xiàn)引繞的自由度變大，也考慮使基板上的配線(xiàn)層的數(shù)量變大，但有導(dǎo)致 成本增加的顧慮。

【發(fā)明內(nèi)容】

[0009] 本發(fā)明的目的在于提供一種減少基板上的配線(xiàn)間的串?dāng)_的半導(dǎo)體裝置。
[0010] 實(shí)施方式的半導(dǎo)體裝置具備絕緣基板、第1、第2半導(dǎo)體芯片、多個(gè)連接端子、外部 端子、多個(gè)連接構(gòu)件、多條數(shù)據(jù)信號(hào)配線(xiàn)、及導(dǎo)體層。絕緣基板具有第1及第2主面。第1半 導(dǎo)體芯片配置在第1主面上。第2半導(dǎo)體芯片配置在第1半導(dǎo)體芯片上，且控制該第1半 導(dǎo)體芯片。多個(gè)連接端子配置在第1主面上。外部端子配置在第2主面上。多個(gè)連接構(gòu)件 將第2半導(dǎo)體芯片與多個(gè)連接端子連接。多條數(shù)據(jù)信號(hào)配線(xiàn)具有；一端，其連接于多個(gè)連接 端子的任一者；另一端，其連接于第1半導(dǎo)體芯片或外部端子；及中間部，其在第1主面上 的特定的區(qū)域內(nèi)相鄰而配置。導(dǎo)體層間隔地覆蓋特定的區(qū)域，且具有導(dǎo)電性及順磁性。
【附圖說(shuō)明】
[0011] 圖1(a)及化）是表示第1實(shí)施方式的半導(dǎo)體裝置的圖。
[0012] 圖2(a)及（b)是將第1實(shí)施方式的半導(dǎo)體裝置的一部分放大而表示的局部放大 圖。
[0013] 圖3(a)及化）是表示比較例的半導(dǎo)體裝置的圖。
[0014] 圖4(a)及化）是將比較例的半導(dǎo)體裝置的一部分放大而表示的局部放大圖。
[0015] 圖5(a)及化）是表示第2實(shí)施方式的半導(dǎo)體裝置的圖。
[0016] 圖6(a)及化）是將第2實(shí)施方式的半導(dǎo)體裝置的一部分放大而表示的局部放大 圖。
[0017] 圖7(a)及化）是表示第3實(shí)施方式的半導(dǎo)體裝置的圖。
[0018] 圖8(a)及化）是將第3實(shí)施方式的半導(dǎo)體裝置的一部分放大而表示的局部放大 圖。
[0019] 圖9是表示分析模型1的半導(dǎo)體裝置的圖。
[0020] 圖10是表示分析模型2的半導(dǎo)體裝置的圖。
[0021] 圖11是表示分析模型3的半導(dǎo)體裝置的圖。
[0022] 圖12是表示導(dǎo)體層的材料與電感Lt的關(guān)系的曲線(xiàn)圖。
[0023] 圖13是表示導(dǎo)體層的厚度d與電感Lt的關(guān)系的曲線(xiàn)圖。
[0024] 圖14是表示導(dǎo)體層的厚度d與電感Lt的關(guān)系的曲線(xiàn)圖。
[00巧]圖15是表示頻率f與電感Lt的關(guān)系的曲線(xiàn)圖。
[0026] 圖16是表示配線(xiàn)-虛設(shè)芯片間的距離L與電感Lt的關(guān)系的曲線(xiàn)圖。
[0027] 圖17是表示導(dǎo)體層的厚度d及頻率f與電感Lt的關(guān)系的曲線(xiàn)圖。
【具體實(shí)施方式】
[0028] W下，參照?qǐng)D式詳細(xì)說(shuō)明實(shí)施方式。
[002引（第1實(shí)施方式）
[0030] 圖l(a)、(b)分別是第1實(shí)施方式的半導(dǎo)體裝置10的俯視圖及剖面圖。圖2(a)、 化）分別是將圖1的區(qū)域A放大的俯視圖及剖面圖。圖2(b)表示沿著圖2(a)的線(xiàn)C-C的 剖面。
[0031] 再者，為了易于理解，而在圖1中省略配線(xiàn)W的記載，在圖2中省略連接構(gòu)件23的 記載。又，對(duì)配線(xiàn)WiO~Wi3標(biāo)注影線(xiàn)。
[003引如圖1、圖2所示，半導(dǎo)體裝置10具有基板11 (核也層12、配線(xiàn)層13、14、通孔15、 抗蝕層16、17)、連接端子21、外部端子22、連接構(gòu)件23、存儲(chǔ)器芯片31~34、控制器芯片 35、間隔件41、黏接層42、43、導(dǎo)體層47、及塑模樹(shù)脂層51。
[0033] 半導(dǎo)體裝置10是利用塑模樹(shù)脂將積層有多片的芯片密封而成的半導(dǎo)體封裝，具 有積層在基板11上的存儲(chǔ)器芯片31~34、控制器芯片35、及將該等密封的塑模樹(shù)脂層51。
[0034] 基板11為具有4個(gè)邊的大致矩形形狀，且是使用有機(jī)材料等的有機(jī)基板，作為具 有第1及第2主面的絕緣基板而發(fā)揮功能。基板11的上表面、下表面分別對(duì)應(yīng)于第1及第 2主面。
[00巧]基板11具有核也層12、配線(xiàn)層13、14、通孔15、抗蝕層16、17。
[0036] 核也層12例如是使用玻璃-環(huán)氧樹(shù)脂的絕緣層。
[0037]配線(xiàn)層13、14包含使用例如化或A1的多條配線(xiàn)，且分別配置在核也層12的兩表 面。再者，配線(xiàn)層13、14的詳細(xì)情況將在下文敘述。
[003引通孔15是將配線(xiàn)層13、14間連接的層間連接部。
[0039] 抗蝕層16、17是配置在各配線(xiàn)層13、14的外側(cè)而保護(hù)配線(xiàn)層13、14的樹(shù)脂層（例 如使用環(huán)氧樹(shù)脂）。
[0040] 連接端子21是用W將配線(xiàn)層13連接于存儲(chǔ)器芯片31~34、控制器芯片35的端 子。連接端子21配置在第1主面上。
[0041] 連接端子21配置在基板11的上表面，且連接于配線(xiàn)層13。連接端子21通過(guò)連接 構(gòu)件23而連接于存儲(chǔ)器芯片31~34、控制器芯片35的端子。
[0042] 外部端子22是用W將半導(dǎo)體裝置10連接于外部的端子，例如是導(dǎo)電性凸塊。外 部端子22配置在基板11的下表面，且連接于配線(xiàn)層14。外部端子22配置在第2主面上。
[0043] 連接構(gòu)件23是用W將連接端子21與存儲(chǔ)器芯片31~34、控制器芯片35連接的 導(dǎo)電性構(gòu)件，例如為導(dǎo)電性金屬線(xiàn)。連接構(gòu)件23配置在第1主面上。
[0044] 存儲(chǔ)器芯片31~34是用W進(jìn)行數(shù)據(jù)的寫(xiě)入及讀出的例如NAND快閃存儲(chǔ)器的半 導(dǎo)體芯片。存儲(chǔ)器芯片31~34分別配置在第1主面上，且作為第1半導(dǎo)體芯片而發(fā)揮功 能。
[0045] 通過(guò)于基板11上積層存儲(chǔ)器芯片31~34,而實(shí)現(xiàn)增大基板11上的每單位面積 的存儲(chǔ)器的容量。存儲(chǔ)器芯片31~34在其上表面具有用W與外部電性連接的端子（未圖 示）。連接構(gòu)件23連接于該端子。
[0046] 控制器芯片35是控制對(duì)存儲(chǔ)器芯片31~34進(jìn)行的數(shù)據(jù)的寫(xiě)入及讀出的矩形的 半導(dǎo)體芯片（控制器）?？刂破餍酒?5配置在第1半導(dǎo)體芯片上，且作為控制該第1半導(dǎo) 體的第2半導(dǎo)體芯片而發(fā)揮功能。在該控制器芯片35的上表面具有用W與外部電性連接 的端子（未圖示）。連接構(gòu)件23連接于該端子。
[0047] 間隔件41配置在存儲(chǔ)器芯片32、33之間，保持存儲(chǔ)器芯片32、33之間的間隔。此 是為了防止連接于存儲(chǔ)器芯片32的連接構(gòu)件23接觸在存儲(chǔ)器芯片33。
[0048] 黏接層42配置在基板11與存儲(chǔ)器芯片31、存儲(chǔ)器芯片31與存儲(chǔ)器芯片32、存儲(chǔ) 器芯片32與間隔件41、間隔件41與存儲(chǔ)器芯片33、存儲(chǔ)器芯片33與存儲(chǔ)器芯片34、存儲(chǔ) 器芯片34與控制器芯片35各者之間，且將該等連接。黏接層42使用絕緣樹(shù)脂，例如可利 用DAF值ie Attach Film,芯片貼裝膜）。
[0049] 導(dǎo)體層47包含具有導(dǎo)電性及順磁性的金屬，覆蓋配線(xiàn)層13的一部分（區(qū)域A)而 防止數(shù)據(jù)配線(xiàn)間的串?dāng)_。導(dǎo)體層47作為覆蓋特定的區(qū)域的導(dǎo)電性及順磁性的導(dǎo)體層而發(fā) 揮功能。導(dǎo)體層47通過(guò)黏接層43而黏接在基板11的上表面。再者，導(dǎo)體層47的詳細(xì)情 況將在下文敘述。
[0050] 黏接層43與黏接層42相同，由絕緣樹(shù)脂構(gòu)成，例如可利用DAF(Die Attach Film)。
[0051]塑模樹(shù)脂層51包含樹(shù)脂材料與無(wú)機(jī)填充材料，且將連接端子21、連接構(gòu)件23、存 儲(chǔ)器芯片31~34、控制器芯片35、間隔件41、及導(dǎo)體層47密封W保護(hù)其等免受外部影響。
[0052] 在配線(xiàn)層13配置有各種配線(xiàn)W。具體而言，配線(xiàn)層13具有配線(xiàn)WiO~Wi7、Wvq、 Wvs、Wvc、Wds、Wdz。但為了易于理解，省略配線(xiàn)Wi4~Wi7、Wds、Wdz的記載。
[0053] 配線(xiàn)WiO~Wi7是分別對(duì)應(yīng)于數(shù)據(jù)信號(hào)100~107的數(shù)據(jù)線(xiàn)。配線(xiàn)WiO~Wi7作 為多條數(shù)據(jù)信號(hào)配線(xiàn)而發(fā)揮功能，且具有：一端，其連接于多個(gè)連接端子21的任一者；另一 端，其連接于存儲(chǔ)器芯片31~34(第1