半導體結構及其形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域技術，特別涉及半導體結構及其形成方法。
【背景技術】
[0002]隨著半導體技術的飛速發(fā)展,可以把高速數(shù)字電路(DC:Digital Circuit)和高性能模擬電路(AC:Analog Circuit)集成在一起形成混合信號集成電路(IC:1ntegratedCircuit)。
[0003]但是在混合集成電路中，由于數(shù)字狀態(tài)電路的開關瞬態(tài)電流較大，形成擾動電荷，這些擾動電荷能通過半導體襯底耦合進入敏感的模擬電路中，形成襯底噪聲，對模擬電路的半導體結構造成干擾。
[0004]特別的，隨著半導體結構的幾何尺寸的不斷縮小，半導體襯底的噪聲耦合已成為不得不重視的問題。
[0005]為此，研究如何提高半導體結構的抗噪聲能力成為亟需解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種半導體結構及其形成方法，在減小襯底噪聲對半導體結構性能影響的同時，避免襯底內(nèi)導電層的摻雜離子擴散至不期望區(qū)域。
[0007]為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括:提供襯底；在所述襯底內(nèi)形成埋層區(qū)，所述埋層區(qū)具有導電性能，且所述埋層區(qū)內(nèi)具有摻雜離子；刻蝕去除部分厚度的襯底，在所述襯底內(nèi)形成環(huán)形的第一溝槽、第二溝槽以及第三溝槽，所述第一溝槽和第三溝槽分別位于第二溝槽的兩側，且第二溝槽底部至少暴露出埋層區(qū)頂部；形成填充滿所述第一溝槽和第三溝槽的阻擋層；形成填充滿所述第二溝槽的導電層，所述導電層與埋層區(qū)相連接，且所述導電層的摻雜類型與埋層區(qū)的摻雜類型相同；在所述導電層和埋層區(qū)包圍的襯底內(nèi)形成摻雜阱；在所述摻雜阱表面形成柵極結構；在所述柵極結構兩側的摻雜阱內(nèi)形成摻雜區(qū)，對摻雜區(qū)進行退火處理。
[0008]可選的，所述第一溝槽和第二溝槽間的距離、第三溝槽和第二溝槽間的距離均為10埃至1000埃。
[0009]可選的，所述第二溝槽底部為至少暴露出埋層區(qū)頂部包括:第二溝槽底部暴露出埋層區(qū)頂部；第二溝槽底部位于埋層區(qū)內(nèi)。
[0010]可選的，所述第二溝槽底部位于埋層區(qū)邊界。
[0011]可選的，所述第一溝槽和第三溝槽的寬度小于第二溝槽的寬度。
[0012]可選的，還包括步驟:在形成填充滿所述第一溝槽和第三溝槽的阻擋層的同時，在第二溝槽底部和側壁形成隔離層；去除位于第二溝槽底部的隔離層，暴露出第二溝槽底部的埋層區(qū)。
[0013]可選的，所述阻擋層的材料為氧化硅、氮化硅或氮氧化硅。
[0014]可選的，采用化學氣相沉積、物理氣相沉積或原子層沉積工藝形成所述阻擋層。
[0015]可選的，所述化學氣相沉積工藝的工藝參數(shù)為:反應氣體包括硅源氣體和氧源氣體，其中，硅源氣體為TEOS或SiH4,氧源氣體為O2或03，硅源氣體流量為1sccm至lOOsccm，氧源氣體流量為50sccm至lOOsccm，射頻功率為2000瓦至4000瓦，偏置功率為1000瓦至2500 瓦。
[0016]可選的，所述第一溝槽和第三溝槽的底部低于埋層區(qū)頂部。
[0017]可選的，所述第一溝槽、第二溝槽和第三溝槽為在同一道工藝步驟中形成的。
[0018]可選的，所述導電層的材料為摻雜的多晶硅。
[0019]相應的，本發(fā)明還提供一種半導體結構，包括:襯底；位于襯底內(nèi)的埋層區(qū)，所述埋層區(qū)具有導電性能，且所述埋層區(qū)內(nèi)具有摻雜離子；位于襯底內(nèi)的環(huán)形的第一溝槽、第二溝槽和第三溝槽，且所述第一溝槽和第三溝槽分別位于第二溝槽兩側，且所述第二溝槽底部至少暴露出埋層區(qū)頂部；填充滿所述第一溝槽和第三溝槽的阻擋層；填充滿所述第二溝槽的導電層，所述導電層與埋層區(qū)相連接，且所述導電層的摻雜類型與埋層區(qū)的摻雜類型相同；位于導電層和埋層區(qū)包圍的襯底內(nèi)的摻雜講；位于摻雜講表面的柵極結構；位于柵極結構兩側的摻雜阱內(nèi)的摻雜區(qū)。
[0020]可選的，所述第一溝槽和第二溝槽間的距離、第三溝槽和第二溝槽間的距離均為10埃至1000埃。
[0021]可選的，所述第二溝槽底部為至少暴露出埋層區(qū)頂部包括:第二溝槽底部暴露出埋層區(qū)頂部；第二溝槽底部位于埋層區(qū)內(nèi)。
[0022]可選的，所述第二溝槽底部位于埋層區(qū)邊界。
[0023]可選的，所述第二溝槽的寬度大于第一溝槽和第三溝槽的寬度。
[0024]可選的，所述第二溝槽的側壁具有隔離層。
[0025]可選的，所述第一溝槽和第三溝槽的底部低于埋層區(qū)頂部。
[0026]可選的，所述阻擋層的材料為氧化硅、氮化硅或氮氧化硅。
[0027]與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點:
[0028]本發(fā)明提供一種半導體結構的形成方法，其中，在襯底內(nèi)形成埋層區(qū)之后，刻蝕去除部分厚度的襯底，在襯底內(nèi)形成第一溝槽、第二溝槽和第三溝槽，第一溝槽和第三溝槽分別位于第二溝槽的兩側，第二溝槽底部至少暴露出埋層區(qū)頂部；在第二溝槽內(nèi)形成導電層與埋層區(qū)相連接；并且，形成填充滿第一溝槽和第三溝槽的阻擋層，所述阻擋層阻擋導電層底部的摻雜離子向摻雜阱擴散，將以導電層底部為圓心的擴散區(qū)域束縛在很小的范圍之內(nèi)(摻雜離子僅能擴散至阻擋層側壁處)，防止導電層內(nèi)的摻雜離子過于靠近摻雜阱，從而防止發(fā)生擊穿或穿通問題，提高半導體結構的可靠性。
[0029]同時，在襯底內(nèi)形成具有導電性能的埋層區(qū)，通過向埋層區(qū)施加電壓，提高埋層區(qū)所包圍的范圍內(nèi)的載流子對襯底的勢壘，使得襯底內(nèi)的噪聲耦合難以越過所述勢壘進入摻雜阱，從而防止噪聲耦合對摻雜阱造成不良影響，提高半導體結構的抗噪聲能力。
[0030]進一步，第二溝槽的寬度大于第一溝槽和第三溝槽的寬度，使得形成填充滿第一溝槽和第三溝槽的阻擋層的同時，在第二溝槽的側壁和底部形成隔離層，第二溝槽側壁處的隔離層可以起到阻擋導電層側壁處摻雜離子的擴散，從而進一步防止導電層內(nèi)的摻雜離子擴散至不期望區(qū)域。
[0031]同時，第一溝槽和第三溝槽的寬度小于第二溝槽的寬度，使阻擋層占芯片面積較小，滿足半導體小型化和微型化的發(fā)展趨勢。
[0032]本發(fā)明還提供一種結構性能優(yōu)越的半導體結構，其中，包括位于襯底內(nèi)的埋層區(qū)，位于襯底內(nèi)的第一溝槽、第二溝槽和第三溝槽，且第一溝槽和第三溝槽分別位于第二溝槽兩側，第二溝槽底部至少暴露出埋層區(qū)頂部；填充滿第二溝槽的導電層，導電層與埋層區(qū)相連接，在導電層和埋層區(qū)包圍的襯底內(nèi)具有摻雜阱；在半導體結構處于工作狀態(tài)時，通過導電層向埋層區(qū)施加電壓，增加埋層區(qū)所包圍的范圍內(nèi)載流子對埋層區(qū)外襯底的勢壘，所述勢壘的增加使得襯底內(nèi)的噪聲擴散至摻雜阱的能力降低，從而提高半導體結構的抗噪聲能力；并且，第一溝槽和第三溝槽分別位于第二溝槽兩側，且具有填充滿第一溝槽和第三溝槽的阻擋層，所述阻擋層阻擋導電層內(nèi)的摻雜離子擴散至摻雜阱，防止導電層內(nèi)摻雜離子與摻雜阱距離過近，從而提高半導體結構的可靠性和電學性能。
[0033]進一步，第二溝槽的寬度大于第一溝槽和第三溝槽的寬度，使得第一溝槽和第三溝槽占芯片面積較小，即阻擋層占芯片面積較小，從而使的半導體結構滿足小型化、微型化的發(fā)展趨勢。
[0034]更進一步，第二溝槽側壁具有隔離層，所述隔離層進一步防止導電層側壁處摻雜離子的擴散，從而進一步提高半導體結構的可靠性和電學性能。
【附圖說明】
[0035]圖1至圖2為一實施例提供的半導體結構的剖面結構示意圖；
[0036]圖3至圖10為本發(fā)明另一實施例提供的形成半導體結構過程的剖面結構示意圖。
【具體實施方式】
[0037]由【背景技術】可知，研究如何提高器件的抗噪聲能力是亟需解決的問題。
[0038]為解決上述問題，針對半導體結構的形成方法進行研究發(fā)現(xiàn)，為了提高半導體結構的抗噪聲能力，減小襯底內(nèi)噪聲對半導體結構性能的影響，可采用在以下結構的基礎上形成半導體結構，請參考圖1:
[0039]包括:襯底100 ;位于襯底100內(nèi)的埋層區(qū)101，所述埋層區(qū)101內(nèi)具有摻雜離子，且所述埋層區(qū)101具有導電性能；位于襯底100內(nèi)的環(huán)形溝槽，且所述環(huán)形溝槽位于埋層區(qū)101側壁邊界處，所述溝槽底部暴露出埋層區(qū)101 ;填充滿所述溝槽的導電層102，且所述導電層102與埋層區(qū)101相連接。在上述提供的結構的基礎上形成半導體結構的步驟包括:在導電層102和埋層區(qū)101包圍的襯底100內(nèi)形成摻雜阱103 ;后續(xù)的工藝步驟還包括形成源極、漏極、柵極結構。
[0040]由于埋層區(qū)101內(nèi)具有摻雜離子，且埋層區(qū)101內(nèi)的摻雜離子濃度遠大于襯底100內(nèi)摻雜離子濃度，當半導體結構處于工作狀態(tài)時，向埋層區(qū)101施加電壓，從而增加埋層區(qū)101所包圍的范圍內(nèi)的載流子對埋層區(qū)101外襯底100的勢壘，使得埋層區(qū)101外襯底100內(nèi)的噪聲難以逾越所述勢壘擴散進入摻雜阱103內(nèi)，從而減小襯底噪聲對半導體結構的影響。
[0041]所述導電層102的作用為:通過導電層102使埋層區(qū)101與外接電壓相連接，從而提高埋層區(qū)101所包圍的范圍內(nèi)載流子對埋層區(qū)101外襯底100的勢壘；并且，通過向?qū)щ妼?02施加電壓，可提高導電層102所包圍的載流子對導電層102外襯底100的勢壘高度，增加側向的隔絕能力，進一步提高器件的抗噪聲能力。
[0042]為了盡可能降低導電層102對半導體結構電阻的影響，通常導電層102內(nèi)的摻雜離子含量較高，從而盡可能的減小導電層102的電阻。
[0043]然而，為了盡量減小埋層區(qū)101和導電層102的形成工藝對半導體結構的影響，埋層區(qū)101和導電層102需要在摻雜阱之前形成；因此，在形成埋層區(qū)101和導電層102之后，半導體結構的形成工藝會包括一道或多道熱退火處理，在熱退火處理作用下，導電層102內(nèi)的摻雜離子發(fā)生擴散，請參考圖2，導電層102側壁