互補(bǔ)隧道fet器件及其制造方法
【專利說明】
【背景技術(shù)】
[0001]在過去的幾十年中，集成電路中特征的按比例放縮是不斷成長的半導(dǎo)體工業(yè)背后的驅(qū)動力。在有限的半導(dǎo)體芯片實際面積(real estate)下，特征尺寸越來越小使得功能單元的密度增加。例如，縮小晶體管尺寸使得在芯片上能夠結(jié)合增加數(shù)量的存儲器件，從而使得制造的產(chǎn)品具有增大的容量。然而，不斷增大容量的動力不是沒有爭議。對每個器件的性能最優(yōu)化的需求變得越來越重要。
[0002]在集成電路器件的制造中，隨著器件尺寸持續(xù)按比例縮小，多柵極晶體管一一例如三柵極(Tr1-Gate)晶體管一一已變得越來越普遍。在傳統(tǒng)工藝中，三柵極晶體管通?；蛘咴隗w娃襯底上或者在絕緣體上娃襯底(silicon-on-1nsulator substrate)上制造。在一些情況下，由于其成本較低并且其三柵極制造工藝相對不復(fù)雜，體硅襯底是優(yōu)選的。然而，在體硅襯底上，當(dāng)將金屬柵電極的底部與在晶體管本體(即，“鰭狀物”)的底部處的源極延伸末端和漏極延伸末端對準(zhǔn)時，三柵極晶體管的制造工藝常遇到問題。當(dāng)在體襯底上形成三柵極晶體管時，為了獲得最理想的柵極控制并降低短溝道效應(yīng)，需要適當(dāng)?shù)膶?zhǔn)。例如，如果源極延伸末端和漏極延伸末端比金屬柵電極深，將發(fā)生穿通。相反，如果金屬柵電極比源極延伸末端和漏極延伸末端深，結(jié)果將出現(xiàn)不想要的寄生柵電容。已經(jīng)嘗試了多種不同的技術(shù)以降低晶體管的結(jié)漏泄(junct1n leakage)。然而，在結(jié)漏泄抑制方面還需要重大改進(jìn)。
[0003]隧道場效應(yīng)晶體管(TFET)是有前途的器件，因為其由于具有較陡峭的亞閾值斜率(sub-threshold slope)而很可能具有顯著的性能增長。目前，用以制造TFET器件異質(zhì)結(jié)的兩種材料是GaSb (P型)和InAs(n型)。當(dāng)前的TFET器件在相同的技術(shù)節(jié)點(technology node)處的電流比S1-FET低并且其在夾斷處具有寄生隧道漏泄電流，即降低的開/關(guān)率。該問題的原因主要在于InAs的低帶隙能量和低導(dǎo)帶態(tài)密度(CBD0S或Nc)。
【附圖說明】
[0004]從下文給出的詳細(xì)說明以及公開的各種實施方案的附圖，將更全面地理解本公開的實施方案；然而，其不應(yīng)被認(rèn)為是將所述公開限于特定實施方案，而應(yīng)被認(rèn)為是僅為了說明和理解的目的。
[0005]圖1A示出η型TFET的一般TFET結(jié)構(gòu)。
[0006]圖1B示出P型TFET的一般TFET結(jié)構(gòu)。
[0007]圖2示出依照本公開的一個實施方案的n-TFET的能帶圖。
[0008]圖3A-D示出依照本公開的一個實施方案的使用氧化物半導(dǎo)體材料的P型TFET和η型TFET的能帶排列圖。
[0009]圖4A-D示出依照本公開的一個實施方案的使用氧化物和/或有機(jī)半導(dǎo)體材料的P型TFET和η型TFET的能帶排列圖。
[0010]圖5Α示出氧化物以及相比較的半導(dǎo)體依照它們的電荷中性能級排列的能帶圖。
[0011]圖5Β示出氧化物以及相比較的半導(dǎo)體依照它們的真空能級排列的能帶圖。
[0012]圖6A-H示出依照本公開的一個實施方案的使用氧化物半導(dǎo)體材料形成TFET時的制造工藝流程。
[0013]圖7A-H示出依照本公開的一個實施方案的使用有機(jī)半導(dǎo)體材料形成TFET時的制造工藝流程。
[0014]圖8是依照本公開的一個實施方案的含有TFET的智能器件(smart device)或計算機(jī)系統(tǒng)或SoC(單芯片上系統(tǒng))(System-on-Chip) 0
【具體實施方式】
[0015]實施方案描述了含TFET結(jié)的材料，其中所述材料具有異質(zhì)結(jié)并具有間斷的能帶排列(broken band alignment)。這里，n_TFET的“間斷的能帶排列”指的是用于源極有源區(qū)域的材料的價帶能量和用于溝道區(qū)域(該溝道區(qū)域是包括柵極欠重疊(gate underlap)的柵極區(qū)域的半導(dǎo)體材料)的材料的導(dǎo)帶能量之間的間隙。溝道區(qū)域材料和漏極區(qū)域材料通常是相同的(具有不同摻雜水平)，然而一般來說，根據(jù)不同實施方案，其可用不同材料制成。該間斷的能帶(即，一個能帶和另一能帶之間的差距)可大于或等于0(或僅僅約為O) ο對于p-TFET，間斷的間隙是從源極區(qū)域的導(dǎo)帶(所述源極區(qū)域為η摻雜的)到溝道區(qū)域的價帶的間隙。
[0016]在一個實施方案中，形成異質(zhì)結(jié)的材料對于P型而言具有高的有效價帶態(tài)密度(VBD0S或Nv)并且對于η型而言具有高的有效導(dǎo)帶態(tài)密度(CBD0S或N。)，以獲得與當(dāng)前的S1-FET相當(dāng)?shù)母唠娏骰虺^當(dāng)前的S1-FET的高電流。在一個實施方案中，用于形成TFET的材料具有比由工作電壓(Vdd)產(chǎn)生的勢差寬的帶隙，以抑制在夾斷處的不想要的漏泄電流。
[0017]實施方案描述了在相同技術(shù)節(jié)點處器件性能實質(zhì)上等于或超過S1-FET的器件性能、同時保持或改進(jìn)亞閾值斜率并最小化器件/電路的關(guān)態(tài)漏泄電流的TFET結(jié)構(gòu)(能夠?qū)崿F(xiàn)C-TFET邏輯——即，互補(bǔ)TFET邏輯——的n-TFET和p-TFET的TFET結(jié)構(gòu))。一些實施方案描述了使用替代材料一一即，不是現(xiàn)今用于形成TFET所使用的材料(即，標(biāo)準(zhǔn)IV族或IV-1V族合金或者典型的II1-V族材料)的材料一一來形成TFET。在一個實施方案中，透明的無機(jī)半導(dǎo)體氧化物材料與典型的標(biāo)準(zhǔn)II1-V族、IV-1V族和IV族材料相結(jié)合用于形成TFET0在一個實施方案中，透明的無機(jī)半導(dǎo)體氧化物材料與有機(jī)半導(dǎo)體材料相結(jié)合用于形成TFETο在一個實施方案中，僅有機(jī)半導(dǎo)體材料用于形成TFET的有源區(qū)域以減輕上述TFET器件的缺點。
[0018]實施方案使得TFET器件可具有間斷的帶隙排列。實施方案表現(xiàn)出在導(dǎo)帶和價帶(不必須為相同材料)方面高性能的高D0S(態(tài)密度)，從而使得高性能p-TFET和高性能n-TFET兩者使互補(bǔ)隧道FET邏輯(C-TFET)具有比當(dāng)前TFET更高水平的電流。在一個實施方案中，在相同技術(shù)節(jié)點處，電流可很好地達(dá)到或超過S1-FET中的電流水平。
[0019]一些實施方案使用具有較高帶隙的材料以抑制關(guān)態(tài)漏泄電流。這些實施方案顯示出比當(dāng)前TFET更好的漏泄性能。一些實施方案使得能夠形成在非Si的不同襯底(例如但不限于玻璃、聚合物)上的這些邏輯器件和/或透明器件(使用由透明或半透明材料形成的電極)。例如，可結(jié)合透明的半導(dǎo)體氧化物和有機(jī)半導(dǎo)體以獲得透明器件。在一個實施方案中，僅使用有機(jī)半導(dǎo)體來形成TFET的有源區(qū)域。一些實施方案描述了用低溫工藝制造TFET的方法，其使得可在柔性襯底上形成較高性能的器件。在這些實施方案中，可獲得較高性能的柔性邏輯器件，其對于將互聯(lián)計算(computing continuum)擴(kuò)展至可穿戴的柔性電子空間(electronic space)是至關(guān)重要的。
[0020]描述通過采用有機(jī)異質(zhì)結(jié)和氧化物半導(dǎo)體/有機(jī)異質(zhì)結(jié)而使用低溫制造工藝的一些實施方案使得可制造垂直層疊的器件。在所述實施方案中，在相同技術(shù)節(jié)點處實現(xiàn)了電路覆蓋區(qū)域(circuit footprint)的顯著減小。實施方案描述了具有比傳統(tǒng)TFET材料更有效的柵極控制的材料，因為所描述的材料具有比當(dāng)前TFET中使用的典型II1-V半導(dǎo)體GaSb和InAs更低的ε Γο在一個實施方案中，描述的有機(jī)半導(dǎo)體具有2.5-3.5的極低的ε r，這使得n-TFET或p-TFET (具有p-或本征控制層)都具有更好的柵極控制，因為柵極介電層和柵極-溝道層(即，半導(dǎo)體)之間的電壓降被分開。
[0021]在下面的描述中，討論了眾多細(xì)節(jié)以提供本發(fā)明的實施方案的更徹底的說明。然而，顯然，對本領(lǐng)域技術(shù)人員來說，本發(fā)明的實施方案沒有這些特定細(xì)節(jié)的話也可實施。在其它實例中，為了避免模糊本發(fā)明的實施方案，公知的結(jié)構(gòu)和器件以框圖形式而不詳細(xì)示出。
[0022]注意，在實施方案的對應(yīng)附圖中，信號用線表示。一些線可能較粗，以指示組成中較重要(constituent)的信號通道；并且/或者一些線可能在一端或多端具有箭頭，以指示主要信息流向(primary informat1n flow direct1n)。這些指示并非意圖限制。相反，結(jié)合一個或多個示例性實施方案而使用所述線以便于更容易理解電路或邏輯單元。任何表示出的信號，如根據(jù)設(shè)計需要或偏好確定的(dictate)，可實際上包括一個或多個信號，所述信號可在任何方向傳播且可用任何合適類型的信號設(shè)計方案來執(zhí)行。
[0023]在整個說明書以及權(quán)利要求中，術(shù)語“連接”表示連接著的物品之間的直接電連接，沒有任何中間器件。術(shù)語“耦合”表示連接著的物品之間的直接電連接或者通過一個或多個無源或有源中間器件的間接連接。術(shù)語“電路”表示被設(shè)置為彼此協(xié)同操作以提供預(yù)期功能的一個或多個無源和/或有源構(gòu)件。術(shù)語“信號”表示至少一個電流信號、電壓信號或數(shù)據(jù)/時鐘信號?！耙弧?、“一個”和“這個”的含義包括多個指代物?！霸?.....中”的含義包括“在......之內(nèi)”和“在......上”。
[0024]術(shù)語“按比例放縮(scaling) ”通常是指將一個設(shè)計(電路圖和版圖)從一個工藝技術(shù)轉(zhuǎn)換到另一個工藝技術(shù)。術(shù)語“按比例放縮”通常也指在相同工藝節(jié)點內(nèi)縮小版圖和器件。術(shù)語“按比例放縮”還可指相對于其它參數(shù)(例如，電源供應(yīng)水平)調(diào)整(如，降低)信號頻率。術(shù)語“實質(zhì)上”、“接近”、“近似地”、“近”和“約”一般指在目標(biāo)值的+/-20%范圍內(nèi)。
[0025]除非另外說明，用于描述同一物體的序數(shù)形容詞“第一”、“第二”和“第三”等等的使用僅僅表示正談及的相似物體的不同實例，而并非想要暗示如此描述的物體必須或在時間上、或在空間上、或分等級地(in ranking)或以任意其它方式以給定的順序使用。
[0026]出于實施方案的目的，晶體管是金屬氧化物半導(dǎo)體(MOS)晶體管，其包括漏極端、源極端、柵極端和基極端。晶體管還包括三柵極和FinFET晶體管、圓柱體全包圍柵場效應(yīng)晶體管(Gate All Around Cylindrical Transistor)、TFET或其它實現(xiàn)晶體管功能性的器件(如碳納米管或自旋電子器件(spintixmic device))。源極端和漏極端可以是相同的端且在本文中可互換