功率用半導體器件的制作方法
【專利說明】功率用半導體器件
[0001]本發(fā)明為下述申請的分案申請，原申請信息如下:
[0002]申請日:2011年9月15日
[0003]申請?zhí)?201110273464.6
[0004]發(fā)明名稱:功率用半導體器件
[0005]該申請基于并主張2010年9月17日在日本申請的、申請?zhí)枮樘卦?010-209160的在先專利申請的優(yōu)先權，在先申請的全部內(nèi)容包含于本申請中。
技術領域
[0006]本發(fā)明的實施方式涉及一種功率用半導體裝置。
【背景技術】
[0007]涉及含有MOSFET(MetalOxide Silicon Field Effect Transistor:金屬氧化物半導體場效應晶體管)的功率用半導體裝置的利用，除大電流、高耐壓的開關電源市場之夕卜，近年來，在筆記本式PC等移動通信設備的節(jié)能用開關市場中也急劇增加。功率用半導體裝置使用于電源管理電路、鋰離子電池的安全電路等。因此，功率用半導體裝置設計為實現(xiàn)通過電池電壓能夠直接驅動的低電壓驅動化、低導通電阻化、以及柵極漏極間電容降低等。
[0008]例如，與溝槽柵(trench gate)結構的η溝道MOSFET的低導通電阻化相對，縮小溝槽間距的技術是已知的。在縮小了溝槽間距的MOSFET中，連接到源電極的η+型源極層及P+型接觸層中的P+型接觸層難以確保足夠的用于連接的接觸面積。
[0009]因此，難以將連接到ρ+型接觸層的P型基極層的電位固定到源極電位，發(fā)生半導體裝置的雪崩耐受量低下的問題。
[0010]例如，感應性負荷的開關動作關閉時，當由感應電動勢的影響引起的浪涌電壓(surge voltage)超過了 MOSFET的耐壓的情況下，會發(fā)生雪崩擊穿。所謂雪崩耐受量，是指抗雪崩擊穿的能力。
[0011]當P型基極層的電位沒有完全固定到源極電位的情況下，由雪崩擊穿生成的空穴作為電流流動到源電極時，會通過η+型源極層的下方。這時，在源電極和ρ型基極層之間產(chǎn)生電位差，寄生在MOSFET的ηρη雙極型晶體管會導通。其結果，該電流集中，MOSFET變得易于被破壞。

【發(fā)明內(nèi)容】

[0012]根據(jù)一實施例，半導體裝置具有:包含縱式MOSFET的元件部；以及與所述元件部鄰接的二極管部；該縱式MOSFET包括:第一導電型的第一半導體層；第一導電型的第二半導體層，與在所述第一半導體層的第一主面上形成的所述第一半導體層相比雜質濃度低；第二導電型的第三半導體層，在所述第二半導體層的表面上形成；第一導電型的第四半導體層，在所述第三半導體層的表面上選擇性地形成；第二導電型的第五半導體層，在所述第三半導體層的表面上選擇性地形成；絕緣膜，覆蓋從所述第四半導體層或第五半導體層的表面起貫穿所述第三半導體層直到所述第二半導體層的多個溝槽的內(nèi)表面，鄰接的所述溝槽以第一間隔設置；第一埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內(nèi)的底部；第二埋入導電層，隔著所述絕緣膜被埋入到所述溝槽內(nèi)的所述第一埋入導電層上部；層間絕緣膜，在所述第二埋入導電層上形成；第一主電極，在與所述第一主面相反一側的所述第一半導體層的第二主面上形成并且電連接到所述第一半導體層；以及第二主電極，在所述第四及第五半導體層以及所述層間絕緣膜上形成并且電連接到所述第四及第五半導體層；該二極管部包括:所述第一半導體層至所述第三半導體層、所述第五半導體層、覆蓋所述多個溝槽的內(nèi)表面的所述絕緣膜、所述第一埋入導電層及第二埋入導電層、所述層間絕緣膜以及所述第一主電極及所述第二主電極，鄰接的所述溝槽以比所述第一間隔大的第二間隔設置。
[0013]本實施例提供抑制步驟的增加并且能夠提高雪崩耐受量的半導體裝置。
【附圖說明】
[0014]圖1是示意性地表示第一實施方式涉及的半導體裝置的結構的圖，(a)是俯視圖，(b)是剖視圖。
[0015]圖2是說明第一實施方式涉及的半導體裝置的結構的模式圖。
[0016]圖3是示意性地表示第二實施方式涉及的半導體裝置的結構的剖視圖。
[0017]圖4是示意性地表示第二實施方式的變形例涉及的半導體裝置的結構的剖視圖。
【具體實施方式】
[0018]以下，參照附圖對本發(fā)明的實施方式進行說明。在各圖中，對于同一構成要素標注同一標號。另外，在半導體裝置中，設源電極側為上側，設漏電極側為下側。
[0019](第一實施方式)
[0020]參照圖1及圖2對本發(fā)明的實施方式涉及的半導體裝置進行說明。圖1(a)表示除去圖1 (b)所示的上端(紙面上部)兩層后的狀態(tài)的俯視圖，圖1 (b)是沿著圖1 (a)所示的A — A線的剖視圖。
[0021]如圖1所示，半導體裝置I具有:元件部，含有具有η溝道型的縱式MOSFET的區(qū)域；以及二極管部，與元件部相鄰，含有具有二極管的區(qū)域。在圖1中，紙面左側是元件部，與元件部相連紙面右側是二極管部。
[0022]元件部具有η+型半導體基板11，該η+型半導體基板11例如含有單晶硅，并作為第一導電型的第一半導體層。在η+型半導體基板11的第一主面(上表面)上具有η—型漂移層12，該η —型漂移層12與η+型半導體基板11相比雜質濃度低，并作為外延生長出的第一導電型的第二半導體層。在η —型漂移層12的表面，選擇性地具有P —型基極層13，該P —型基極層13例如作為注入了 P型雜質后的第二導電型的第三半導體層。在P -型基極層13的表面，選擇性地具有η+型源極層14，該η+型源極層14作為注入了 η型雜質后的第一導電型的第四半導體層，以及在P —型基極層13的表面，選擇性地具有ρ+型接觸層15，該ρ+型接觸層15作為注入了 ρ型雜質后的第二導電型的第五半導體層。
[0023]如圖1 (a)所示，η+型源極層14和ρ+型接觸層15以在與A — A線垂直的方向上交替出現(xiàn)的方式排列。為了盡量降低半導體裝置I的導通電阻，俯視圖上的η+型源極層14的面積比P+型接觸層15的面積大。
[0024]如圖1所示，元件部設置了從η+型源極層14或ρ+型接觸層15的表面起貫穿P —型基極層13直到η —型漂移層12的多個溝槽16。溝槽16沿著A — A線以成為設計規(guī)則的最小尺寸的一定的開口寬度以及反復間隔(間距31)排列。溝槽16在沿著溝槽16的并列方向(Α — A線)的剖面上為U字形，在俯視時在與A — A線垂直的方向較長地延伸。
[0025]在溝槽16的內(nèi)表面設置了例如含有硅氧化膜的絕緣膜17。隔著絕緣膜17在溝槽16內(nèi)的底部，即η —型漂移層12側設置有源極埋入電極18，該源極埋入電極18例如作為含有導電性多晶硅的第一埋入導電部件。
[0026]另外，隔著絕緣膜17在溝槽16內(nèi)的源極埋入電極18的上部，即η+型源極層14或P+型接觸層15側，埋入了柵電極19，該柵電極19例如作為含有導電性的多晶硅的第二埋入導電部件。至少從相當于P —型基極層13的底面的位置達到相當于P —型基極層13的上表面的位置。由此，柵電極19能夠在溝槽16側面的ρ—型基極層13上形成溝道。源極埋入電極18和柵電極19通過絕緣膜17而分離。由于源極埋入電極18的寬度(沿著A —A線的方向的尺寸)比柵電極19的寬度小，所以源極埋入電極18側面的絕緣膜17設置得比柵電極19側面的絕緣膜17厚。另外，也可以使源極埋入電極18的寬度和柵電極19的寬度相同。
[0027]在柵電極19上，與絕緣膜17相連地設置著例如硅氧化膜的層間絕緣膜20。柵電極19由絕緣膜17及層間絕緣膜20圍繞著。
[0028]在η+型半導體基板11的與第一主面相反一側的第二主面(下表面)上，設置著電連接的、例如作為含有金屬的第一主電極的漏電極21。設置著源