率管理模塊108或電光傳動器118內(nèi)的有源組件的轉(zhuǎn)換速度的半導(dǎo)體層 130、132、134,以進一步改進那些裝置內(nèi)的轉(zhuǎn)換速度。
[0117] 本發(fā)明的另外的實施例，（參見圖6)，使用了與半導(dǎo)體芯片載體106的無載主表面 142熱連通的熱電模塊140,以將由安裝在芯片載體106上或集成到芯片載體106中的有源 組件生成的熱量抽送至熱庫（thermalreservoir) 144。熱電模塊140的優(yōu)選的實施例使用 了以參考引用的方式結(jié)合于此的德羅什蒙'302所述的方法和裝置，以將熱電模塊140集成 到混合計算模塊100中。熱電模塊還可以安裝在貼裝在半導(dǎo)體芯片載體106上的各種半導(dǎo) 體的自由表面上。
[0118] 如上文本發(fā)明的【背景技術(shù)】中所述，需要多核處理器管芯上的較大的高速緩存存儲 器，這是由于不能提供以足夠高的時鐘速度脈沖的足夠等級的功率，以有效地將來自物理 存儲器的數(shù)據(jù)傳送至處理器內(nèi)核。這導(dǎo)致了延遲以及SoC計算和處理器設(shè)計中存儲器一致 性的問題。沒有較大的高速緩存存儲器的情況下，未充分使用的多核處理器時鐘"零點"等 待數(shù)據(jù)被輸入系統(tǒng)。
[0119] 需要脈沖功率以存?。ㄗx或?qū)懀┎⒏聝Υ嬖谖锢砗透咚倬彺娲鎯ζ鞯年嚵袃?nèi)的 數(shù)據(jù)。較大的存儲器組需要較大的電流來選通數(shù)據(jù)并將數(shù)據(jù)從物理存儲器傳送至處理器內(nèi) 核。另外的功率管理解決方案不能以接近處理器內(nèi)核時鐘速度的占空比脈沖足夠大的電 流，由此導(dǎo)致的較大的延遲使得將較大的高速緩存存儲器4、7、10集成在傳統(tǒng)多核處理器 管芯1、6、9上（參見圖1A、1B、1C)的改變成為必要。較大的高速緩存存儲器屏蔽了數(shù)據(jù)傳 送缺陷并緩解了與計算平臺中的存儲器一致性有關(guān)的問題。這些問題通過改進供應(yīng)計算平 臺的功率管理模塊的速度和效率，并提供保持無源電路內(nèi)的信號完整性并互連用于在系統(tǒng) 內(nèi)按路線發(fā)送高速數(shù)字信號的網(wǎng)絡(luò)的裝置來解決。
[0120] 異步動態(tài)隨機存取存儲器（DRAM)中的延遲保持不變，因此在呈現(xiàn)列地址與接收 在輸出引線上的數(shù)據(jù)之間的時間延遲由DRAM陣列的內(nèi)部配置確定。同步DRAM(SDRAM)模 塊將多個DRAM陣列組織在單個模塊中。SDRAM模塊中的列地址選通（CAS)延遲取決于時鐘 速率并且以時鐘周期指定而不是實時指定。因此，通過允許大電流以千兆赫時鐘速度被選 通來減小SDRAM模塊中的延遲的計算系統(tǒng)，通過有效的、高速數(shù)據(jù)在物理存儲器與處理器 內(nèi)核之間傳送來改進總體系統(tǒng)性能。混合計算模塊100的一實施例將功率管理108設(shè)計為 調(diào)制大于50A，優(yōu)選地為大于100A的電流。如高功率電路領(lǐng)域的技術(shù)人員所公知的，需要注 意無源電路網(wǎng)絡(luò)110、功率總線112、互連總線114和接地層115中的金屬化圖案的布置，以 最小化與集成在模塊內(nèi)的傳導(dǎo)元件中的電迀移有關(guān)的問題。
[0121] 混合計算模塊100使存儲器組104A、B位于靠近微處理器內(nèi)核102A、B的位置，以 減小延遲時間并最小化有害的噪音影響。通過LCD制造方法允許集成到無源電路網(wǎng)絡(luò)110 中的緊密公差無源元件用于改進信號完整性和控制泄漏電流，這通過在標(biāo)準(zhǔn)運行溫度下保 持穩(wěn)定傳輸線和濾波特性來實現(xiàn)。以參考引用的方式結(jié)合于此的德羅什蒙'222中所述的 最小化電感和變壓器組件的磁芯的損耗的方法，用于最大化無源電路網(wǎng)絡(luò)110和功率管理 模塊108的效率和信號完整性。通過以98+%的效率運行的功率管理模塊108以微處理器 時鐘速度調(diào)制的大電流（>50A)供應(yīng)處理器管芯102A、B(150)和存儲器組104A、B，以減小 延遲，同時增加核利用率50%以上，即使在處理器管芯102A、B中減少了片上高速緩存存儲 器。
[0122] 匹配片外存儲器延遲和帶寬以滿足計算系統(tǒng)的內(nèi)核的需要，這使得無需片上高速 緩存存儲器并且改進了一致性，這是通過將所有共享的數(shù)據(jù)保存在同時可用于所有處理器 內(nèi)核的物理存儲器中實現(xiàn)的。移除片上存儲器限制導(dǎo)致了微處理器有效面積的每平方毫米 的性能的大概35% -50 %的增加。以0. 75V與I. 35V之間的電壓以及3.OGHz的轉(zhuǎn)換速度 運行的典型的6核-Westmere-EPcpu9 (參見圖1C)消耗95瓦特。由于較高的電壓和較 大的轉(zhuǎn)換電流，假設(shè)泄漏得到嚴(yán)格控制，所以以4. 6GHz(增加了 54 %的轉(zhuǎn)換頻率）驅(qū)動的同 樣的cpu將多消耗5%的功率。當(dāng)功率由具有92%的轉(zhuǎn)換效率的功率管理裝置供應(yīng)時，系 統(tǒng)將消耗150W所供應(yīng)的功率。
[0123] 包含高效率功率管理模塊108的混合計算模塊100通過優(yōu)越的轉(zhuǎn)換效率和較低的 cpu運行電壓改進了性能和功率消耗，其中高效率功率管理模塊108具有98+%的效率，該 效率能夠以匹配處理器內(nèi)核時鐘速度（2-50GHZ)的轉(zhuǎn)換速度驅(qū)動大電流。當(dāng)以3.OGHz運 行同時占據(jù)大概與6-核Westmere-EPcpu9相同的覆蓋區(qū)時，相同處理器的9-核版本，其 通過消除片上三級高速緩存存儲器10來重新配置，將多消耗45%的功率。一般情況下，混 合計算模塊1〇〇提供2. 3倍（230% )的增加的性能，同時降低了CPU功率消耗17%，這簡 單地通過減少來自處理器管芯的高速緩存存儲器中消耗的功率來實現(xiàn)。系統(tǒng)級性能比較在 下面的表I中提供。
[0124]表I
【主權(quán)項】
1. 一種混合計算模塊，其特征在于，包含： 半導(dǎo)體載體，其包括基板，所述基板適用于通過在載體基板上形成的導(dǎo)電軌跡和無源 電路網(wǎng)絡(luò)濾波元件在具有諧振柵極晶體管以轉(zhuǎn)換電功率來驅(qū)動數(shù)據(jù)傳送的完全集成的功 率管理電路模塊與安裝在半導(dǎo)體載體上的多個分立式半導(dǎo)體管芯之間的數(shù)字處理指令集 之間提供電通信，其中所述多個分立式半導(dǎo)體管芯包括： 至少一個形成中央處理單元（CPU)的微處理器管芯，以及 具有至少一個存儲器管芯的存儲器組。
2. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，所述多個半導(dǎo)體管芯包括現(xiàn)場 可編程門陣列（FPGA)。
3. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，所述多個半導(dǎo)體管芯額外提供 存儲器控制器功能。
4. 根據(jù)權(quán)利要求3所述的混合計算模塊，其特征在于，存儲器控制器功能為現(xiàn)場可編 程。
5. 根據(jù)權(quán)利要求3所述的混合計算模塊，其特征在于，存儲器控制器功能由靜態(tài)地址 存儲器控制器提供。
6. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，所述多個半導(dǎo)體管芯額外包括 圖形處理單元（GPU)。
7. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，所述多個半導(dǎo)體管芯額外包括 特定應(yīng)用的集成電路（ASIC)。
8. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，所述多個半導(dǎo)體管芯中的一些 作為堆棧安裝在半導(dǎo)體載體上。
9. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，進一步包含安裝在混合計算模 塊上的多個半導(dǎo)體管芯，所述多個半導(dǎo)體管芯提供GPU和現(xiàn)場可編程性。
10. 根據(jù)權(quán)利要求9所述的混合計算模塊，其特征在于，CPU和GPU半導(dǎo)體管芯包含多 個處理內(nèi)核。
11. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，完全集成的功率管理模塊安裝 在半導(dǎo)體載體上。
12. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，完全集成的功率管理模塊以大 于250MHz的速度轉(zhuǎn)換功率。
13. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，完全集成的功率管理模塊在半 導(dǎo)體載體上形成。
14. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，形成半導(dǎo)體載體的基板是半導(dǎo) 體。
15. 根據(jù)權(quán)利要求14所述的混合計算模塊，其特征在于，有源電路嵌入半導(dǎo)體基板中， 所述有源電路管理USB、音頻、視頻和其他通信總線接口協(xié)議。
16. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，微處理器管芯含有多個處理內(nèi) 核。
17. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，微處理器管芯具有高速緩存存 儲器，所述高速緩存存儲器占據(jù)了微處理器管芯覆蓋區(qū)的不到15%。
18. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，多個分立式半導(dǎo)體管芯配置為 芯片堆棧。
19. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，半導(dǎo)體載體與電光傳動器進行 電通信，所述電光傳動器將混合計算模塊與其他系統(tǒng)通過纖維_光學(xué)網(wǎng)絡(luò)連接起來。
20. 根據(jù)權(quán)利要求19所述的混合計算模塊，其特征在于，電光接口含有形成3D電子氣 的有源層。
21. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，混合計算模塊含有多個中央處 理單元，其中每個都用作分布式處理內(nèi)核。
22. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，混合計算模塊含有多個中央處 理單元，其配置為用作容錯計算系統(tǒng)。
23. 根據(jù)權(quán)利要求1所述的混合計算模塊，其特征在于，混合計算模塊與熱電裝置進行 熱接觸。
24. -種實時存儲器存取計算架構(gòu)，其特征在于，包含： 混合計算機模塊，其包含安裝在半導(dǎo)體載體上的多個分立式半導(dǎo)體管芯，所述混合計 算模塊進一步包含： 具有諧振柵極晶體管的完全集成的功率管理模塊， 其中所述完全集成的功率管理模塊適用于以匹配安裝在混合計算模塊內(nèi)的鄰近的微 處理器管芯上的微處理器的時鐘速度的速度來同步轉(zhuǎn)換功率，以提供實時存儲器存取； 查找表，其適用于選擇指針，以引用數(shù)據(jù)和/或過程被物理地定位在主存儲器中的地 址； 存儲器管理變量，其使用查找表來選擇被微處理器調(diào)用的下一個數(shù)據(jù)集和/或過程； 形成主存儲器的存儲器組， 其中，多50%的微處理器管芯的高速緩存存儲器分配給基于堆棧的存儲器功能。
25. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，諧振晶體管柵極以600MHz與 60GHz之間的速度轉(zhuǎn)換功率。
26. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，完全集成的功率管理模塊具有大 于98%的效率。
27. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，70% -100%的微處理器管芯高速 緩存存儲器分配給基于堆棧的存儲器功能。
28. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，查找表位于高速緩存存儲器中或 主存儲器中。
29. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，主存儲器資源提供基于堆棧和基 于堆的存儲器功能。
30. 根據(jù)權(quán)利要求24所述的計算架構(gòu)，其特征在于，存儲器管理變量適用于命令查找 表重新指定和/或重新分配主存儲器地址。
【專利摘要】一種混合系統(tǒng)芯片，其提供了安裝在半導(dǎo)體載體芯片上的多個存儲器和處理器管芯，所述半導(dǎo)體載體芯片含有完全集成的功率管理系統(tǒng)，其以匹配或接近處理器內(nèi)核時鐘速度的速度轉(zhuǎn)換DC功率，從而允許數(shù)據(jù)在片外物理存儲器與處理器管芯之間的有效傳送。
【IPC分類】H01L25-16
【公開號】CN104603944
【申請?zhí)枴緾N201380046854
【發(fā)明人】L·皮爾·德羅什蒙, 亞歷山大·J·科瓦斯
【申請人】L·皮爾·德羅什蒙
【公開日】2015年5月6日
【申請日】2013年7月9日
【公告號】EP2870630A2, US20140013129, US20140013132, WO2014011579A2, WO2014011579A3