化學(xué)沉積 (LCD)工藝和設(shè)備，其中所述成分復(fù)合材料由包含最大尺寸小于50nm的均勻分布的晶粒的 多晶微結(jié)構(gòu)的理論上緊密的網(wǎng)絡(luò)組成。復(fù)合材料定義為包括半導(dǎo)體、金屬或超合金以及金 屬氧化物陶瓷。德羅什蒙'222和'922A教授了涉及完全集成的低的電磁干擾（EMI)高功率 密度電感線圈和/或高功率密度功率管理模塊的方法和實施例。德羅什蒙'192教授了將 場效應(yīng)晶體管集成到完全集成的硅芯片載體中的方法，所述場效應(yīng)晶體管在最小的導(dǎo)通電 阻的情況下以任意高的速度轉(zhuǎn)換任意大的電流。德羅什蒙'922B教授了產(chǎn)生3-維電子氣 的、在半導(dǎo)體芯片載體和單片集成的微電子模塊中的集成的半導(dǎo)體層的方法和實施例。德 羅什蒙'302教授了通過化學(xué)地集成具有納米級微結(jié)構(gòu)的復(fù)合半導(dǎo)體材料，使熱電器件性 能最優(yōu)化的方法和實施例。
[0109] 現(xiàn)在參考圖3-6來說明關(guān)于本發(fā)明的各個實施例和方法?；旌舷到y(tǒng)芯片（"SoC"） 計算模塊100在圖3A中的立體圖和圖3B中的俯視圖中示出?；旌嫌嬎隳K100通過將 具有至少一個存儲器組104A、B的至少一個微處理器管芯102A、B安裝在半導(dǎo)體芯片載體 106上形成。半導(dǎo)體芯片載體106由基板一一優(yōu)選地為半導(dǎo)體基板一一以及已經(jīng)安裝或單 片集成的多個半導(dǎo)體管芯和電路模塊組成，其中基板上已經(jīng)形成了導(dǎo)電軌跡和無源電路網(wǎng) 絡(luò)濾波元件。盡管半導(dǎo)體基板是優(yōu)選的，因為其允許有源電路進(jìn)一步集成在半導(dǎo)體芯片載 體106的底座支承結(jié)構(gòu)內(nèi)，但是基板可以可選地包含具有高的導(dǎo)熱性的電絕緣材料，例如 德羅什蒙'405中引用的MAX-phase材料，其允許具有大于IOltl歐姆-厘米的電阻率和大于 IOOW-Iir1-Ir1的熱導(dǎo)率的基板材料。
[0110] 至少一個微處理器管芯102A、B優(yōu)選地為多核處理器，其可以被分配邏輯、圖形、 中央處理或數(shù)學(xué)功能。至少一個存儲器組104A、B優(yōu)選地配置為存儲器管芯的堆棧并且可 以是當(dāng)前發(fā)展中的混合存儲立方（HybridMemoryCube?)。存儲器組104A、B可以可選地在 堆棧內(nèi)包含集成電路，其提供使用微處理器管芯102A、B來調(diào)處管理問題和協(xié)議的存儲器 控制器功能。堆疊在存儲器組l〇4A、B內(nèi)的控制器芯片可以包含現(xiàn)場可編程門陣列（FPGA)， 但是其優(yōu)選地為靜態(tài)地址存儲器控制器，其可以另外提供支持內(nèi)核管理實用工具的特定應(yīng) 用功能，其對于混合計算模塊100被設(shè)計用于的低容量或中容量應(yīng)用來說是獨特的，其提 高了優(yōu)于通用解決方案的計算性能。對于本申請有用的半導(dǎo)體芯片載體106的各個實施例 以及構(gòu)建它們的方法在以參考引用的方式結(jié)合于此的德羅什蒙'222、'922A、'192中詳細(xì) 說明。為了說明本發(fā)明，半導(dǎo)體芯片載體106由功率管理模塊108、無源電路網(wǎng)路110、接地 層115、輸入/輸出片116以及定時電路組成，其中功率管理模塊108安裝在半導(dǎo)體芯片載 體106上或單片集成到半導(dǎo)體芯片載體106中，無源電路網(wǎng)路110根據(jù)需要適當(dāng)?shù)卣{(diào)節(jié)功 率總線112和互連總線114網(wǎng)絡(luò)，使用德羅什蒙和科瓦奇的'112和德羅什蒙'159中所述的 LCD方法，定時電路被完全集成到半導(dǎo)體芯片載體上。半導(dǎo)體芯片載體106可以額外包含標(biāo) 準(zhǔn)總線功能（為清楚起見未示出），其以集成在它的主體內(nèi)的電路形式來管理處理緩沖器、 音頻、視頻、并行總線或通用串行總線（USB)功能。功率管理模塊108包含諧振門功率晶體 管，其配置為將功率管理模塊108內(nèi)的損耗降低至小于2%的水平，且配置為以大于250MHz 的速度，優(yōu)選地以600MHz至60GHz的范圍的速度將功率調(diào)節(jié)電流轉(zhuǎn)換至大于0. 005A，其可 以被調(diào)諧為匹配或支持微處理器管芯102A、B的時鐘速度，或使用德羅什蒙'922A和'392 中教授的方法和裝置以從處理器時鐘速度至1/1(^的處理器時鐘速度的速度將數(shù)據(jù)從主 存儲器傳送至處理器管芯。為了方便起見，盡管圖3A、3B僅描繪了單個功率管理模塊，但 是根據(jù)為混合計算模塊100提供特定的設(shè)計目的的需要，多個功率管理模塊108也可以集 成半導(dǎo)體芯片載體106中。例如，數(shù)字無線電系統(tǒng)包含基帶處理器，以管理無線電控制功 能（信號調(diào)制、編解碼、無線電頻率偏移等）?；鶐幚砥鞴芾磔^低頻率過程，但是通常與 主CPU隔離開，因為它們高度依賴于定時并需要政府監(jiān)管機(jī)構(gòu)對它們的軟件堆棧進(jìn)行的認(rèn) 證。盡管本發(fā)明允許將基帶處理器與CPU集成所需的實時處理（參見下文的"基于堆棧的 計算"），但是這對于將認(rèn)證的基帶處理器（102B)與主CPU(102A)隔離安裝，以避免系統(tǒng)認(rèn) 證延遲來說是有益的，在該情況下，設(shè)計還可以包括額外的"不同步的"功率管理模塊（未 示出），其以與基帶處理單元同步的較低的轉(zhuǎn)換速度調(diào)制功率。
[0111] 混合計算模塊還可以包含一個或多個電光信號傳動器118,其通過光波導(dǎo)或纖維 光學(xué)網(wǎng)絡(luò)經(jīng)過輸入/輸出端口 120A、120B將模塊連接在較大的計算或通信系統(tǒng)內(nèi)。此外， 混合計算模塊還可以包含特定應(yīng)用的集成電路（ASIC)半導(dǎo)體管芯122,其協(xié)調(diào)微處理器管 芯102A、B與存儲器組104A、B之間的交互。盡管ASIC半導(dǎo)體管芯122可以具有下文所述 的特定處理器功能，但是其還可以用于定制存儲器管理協(xié)議，以在低-容量至中-容量應(yīng)用 中實現(xiàn)改進(jìn)的一致性，或者服務(wù)于特定功能需要，例如無線電信號調(diào)制/解調(diào)，或者響應(yīng)于 計算模塊1〇〇被獨特地設(shè)計用于的特定的數(shù)據(jù)/感測輸入。由于本發(fā)明定義的模塊配置， 允許了多種成本、性能、覆蓋區(qū)和功率管理益處。
[0112] 低損耗功率管理模塊108的高效率（98+% )允許其接近微處理器管芯102A、B以 及存儲器組104A、B放置。這種集成以臨界性能公差運行的低損耗無源組件與嵌入在半導(dǎo) 體芯片載體106內(nèi)或沉積在其上的半導(dǎo)體層內(nèi)的有源元件的能力用于解決上文所述的導(dǎo) 致妥協(xié)系統(tǒng)芯片（"SoC"）產(chǎn)品供應(yīng)中的系統(tǒng)性能的片上和片外數(shù)據(jù)瓶頸的許多技術(shù)限 制。以匹配處理器時鐘的速度的大電流的有效轉(zhuǎn)換通過使用德羅什蒙'922A和'192中所 述的裝置和方法，將諧振柵極晶體管集成到單片集成的功率管理模塊108中來實現(xiàn)。調(diào)制 功率管理模塊的功率FET的諧振柵極晶體管的諧振響應(yīng)被調(diào)諧為匹配微處理器管芯102A、 B中的內(nèi)核時鐘速度。為滿足計算系統(tǒng)內(nèi)核的需要而將功率管理模塊設(shè)計為同步匹配片外 存儲器延遲和帶寬，這允許了來自物理存儲器組104A、B的數(shù)據(jù)被有效地傳送至處理器內(nèi) 核并從處理器內(nèi)核傳出，從而減輕對微處理器管芯102A、B中大的片上高速緩存存儲器的 需要。盡管現(xiàn)有技術(shù)涉及x86微處理器內(nèi)核機(jī)構(gòu)，其在圖1A、1B、1C中建立視覺清晰度，但 是本發(fā)明的一般價值應(yīng)用于任何已知或未知的32-位、64-位、128-位（或更大）的微處 理器結(jié)構(gòu)的計算系統(tǒng)。因此，混合計算模塊的優(yōu)選實施例使用了具有如圖4A、4B中所示的 小于其分配給高速緩存存儲器152/160的表面積的15%，優(yōu)選地小于10%的多核處理器 150/160 (102A、B)。最小化分配給高速緩存存儲器 152A、152B、152C、152D/162A、162B、162C、 162D、162E、162F的半導(dǎo)體表面積的部分百分比，并最大化用于處理器內(nèi)核154功能的有效 面積的多核處理器管芯150具有較小的覆蓋區(qū)，這導(dǎo)致較高的生產(chǎn)產(chǎn)量以及較低的生產(chǎn)成 本。微處理器管芯150的使用一一其中處理器內(nèi)核154與高速緩存存儲器152功能的比大 于90%-一增加了處理器集成電路的每平方毫米（mm2)大于30%-50%的計算性能。處理 器管芯150 (102A、B)內(nèi)降低的高速緩存存儲器152要求增加了每個晶片的生產(chǎn)產(chǎn)量，其降 低了混合計算模塊100的芯片和系統(tǒng)的成本。
[0113] 圖4A示出了Nehalem四核微處理器芯片150的密封表示，如果其被設(shè)計為與圖IA 相比具有其分配給高速緩存存儲器的表面積的10%，其使用45nm技術(shù)節(jié)點來制造。芯片的 表面積分配了 4個微處理器內(nèi)核152A、152B、152C、152D，以及減小了尺寸的共享三級高速 緩存存儲器（L3cachememory) 164。在該情況下，三級高速緩存存儲器164大概占據(jù)了未分 配給系統(tǒng)互連電路的表面積的10%。類似地，圖4B示出了改進(jìn)的Westmere-EP6核微處理 器芯片160,其使用32nm技術(shù)節(jié)點制造，與圖IC相比，將其可用的表面積的10%分配給三 級高速緩存存儲器164,以服務(wù)于其6個微處理器內(nèi)核162A、162B、162C、162D、162E、162F。 處理器管芯的高速緩存存儲器的較小尺寸直接反映了較小的高速緩存存儲器容量。因此， 本發(fā)明的另外的實施例要求保護(hù)一種包含混合計算模塊100的計算系統(tǒng)，其中混合計算模 塊100由處理器功能102A、B和物理存儲器實用工具（存儲器組）104A、B組成，物理存儲器 實用工具（存儲器組）l〇4A、B在安裝在單片集成的半導(dǎo)體芯片載體106上的分立的半導(dǎo)體 管芯上隔離，其中處理器管芯102A、B具有小于16兆字節(jié)/內(nèi)核，優(yōu)選地小于128千字節(jié)/ 內(nèi)核的板上高速緩存存儲器容量。
[0114] 通過將微處理器管芯102A、B和存儲器組104A、B安裝在包含以處理器時鐘速度同 步轉(zhuǎn)換功率的單片集成的、高速功率管理模塊108的半導(dǎo)體芯片載體106上來實現(xiàn)的本發(fā) 明隨后的實施例通過移除從高速緩存存儲器的直接存儲器存取更新的需要，提供了實時存 儲器存取。在該混合計算模塊100的配置中，位于存儲器組l〇4A、B的主存儲器資源服務(wù)于 微處理器管芯102A、B的所有基于堆棧和基于堆的存儲器功能。微處理器管芯102A、B可以 被組織為分布式計算單元或用作容錯計算平臺。
[0115] 混合計算模塊100的附加實施例進(jìn)一步降低了成本，這通過使用ASIC半導(dǎo)體管芯 122A、122B來定制通用微處理器系統(tǒng)的性能，以用于低-和中-容量市場領(lǐng)域的更廣泛的應(yīng) 用來實現(xiàn)。如圖2A、2B中所示，更先進(jìn)的技術(shù)節(jié)點（45nm&32nm)的較高的設(shè)計和掩模成本導(dǎo) 致SoC半導(dǎo)體管芯在低-容量20和中-容量22市場細(xì)分中更加昂貴。SoC裝置將多個功 能集成在單個管芯中。因此，在每個功能的標(biāo)準(zhǔn)化的成本列入總成本之后，以45nm或32nm 技術(shù)節(jié)點制造的用于低-容量20和中-容量22應(yīng)用的完全集成的系統(tǒng)芯片裝置將比以 90nm節(jié)點制造的相同裝置貴2-3倍。SoC成本節(jié)約僅僅在32nm節(jié)點及超出大容量市場24 獲得了大于邊際效益。歷史上，低-容量和中-容量應(yīng)用包含總體市場應(yīng)用的大部分。由 于這些趨勢，更先進(jìn)的技術(shù)節(jié)點（32nm及更大）最終將更高或無法接受的成本強(qiáng)加于服務(wù) 于較大的總體市場的應(yīng)用，或者迫使那些應(yīng)用不能發(fā)生作用。大部分系統(tǒng)應(yīng)用都需要通過 優(yōu)化存儲器管理功能來將性能定制為特定應(yīng)用。因此，包括制造為最高技術(shù)節(jié)點的通用微 處理器管芯102A、B和存儲器組104A、B，并使用ASIC半導(dǎo)體管芯122A、122B來適應(yīng)特定應(yīng) 用的功能是混合計算模塊100的特定實施例。鄰近微處理器管芯102A、102B的半導(dǎo)體管芯 可以為混合計算模塊提供任何功能過程，包括模數(shù)或數(shù)模功能。由ASIC半導(dǎo)體管芯122A、 122B(或其他管芯）和嵌入半導(dǎo)體管芯載體106內(nèi)的總線管理電路所提供的功能可以在每 當(dāng)可以這樣做時使用較低的技術(shù)來制造。
[0116] 如圖5A、5B、5C中所示，混合計算模塊100的進(jìn)一步的實施例使用了以參考引用的 方式結(jié)合于此的德羅什蒙'192中所述的方法，集成形成3D電子氣以最大化分別嵌入半導(dǎo) 體芯片載體106、功