混合計算模塊的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明總體上涉及定制的系統(tǒng)芯片計算模塊的結(jié)構(gòu)，并且具體涉及包含完全集成 的功率管理系統(tǒng)的半導(dǎo)體載體的應(yīng)用，其中功率管理系統(tǒng)以與共同位于半導(dǎo)體載體上的至 少一個通用的處理器管芯同步或兼容的速度，在至少一個安裝在半導(dǎo)體載體上的存儲器管 芯之間傳送數(shù)據(jù)。
[0002] 本發(fā)明總體上涉及縮小高速計算模塊的物理尺寸和成本的方法和裝置。更具體 地，本發(fā)明介紹了靈活形成為專用用途設(shè)計的混合計算模塊的方法和裝置，所述專用用途 為當(dāng)使用具有一般局限于高容量的市場應(yīng)用的功能設(shè)計性能的較低成本的通用多核微處 理器芯片時，服務(wù)低市場容量應(yīng)用。具體地，本發(fā)明教授了通過包含完全集成的功率管理系 統(tǒng)的半導(dǎo)體載體以高的（GHz頻率）速度轉(zhuǎn)換高的電流（功率）水平的方法的使用，以最大 化具有相當(dāng)更多的基于堆棧的高速緩存存儲器的一一需要很少或無需板上的基于堆的高 速緩存存儲器一一多核微處理器芯片的使用率，從而在專門的低容量市場應(yīng)用中實現(xiàn)更高 的性能、更小的整體系統(tǒng)尺寸以及降低的系統(tǒng)成本。
[0003] 1.【背景技術(shù)】
[0004] 直到最近，計算機性能中的增加遵循了聲明晶體管集成密度每18個月將加倍的 摩爾定律（Moore'slaw)。盡管縮小晶體管尺寸的能力已導(dǎo)致更高的轉(zhuǎn)換速度和更低的運 行電壓，但是由于為超大數(shù)量的晶體管供電所需的大電流，通過調(diào)制解調(diào)器制造方法可獲 得的超大規(guī)模的集成密度已導(dǎo)致計算機性能中的相應(yīng)改進趨于平穩(wěn)。制造為22nm制造模 式的硅芯片將消耗700W-平方英寸（W-inch2)的半導(dǎo)體管芯。更新數(shù)據(jù)并在管芯之間以及 跨越單個管芯的表面移動數(shù)據(jù)所需的該大電流消耗推動限制在非常低的轉(zhuǎn)換速度的傳統(tǒng) 功率管理電路的限制。通過要求功率管理位于距離處理器和存儲器管芯很遠(yuǎn)的位置，由傳 統(tǒng)功率管理系統(tǒng)生成的較大的熱負(fù)載進一步降低了系統(tǒng)效率，從而增加了通過配電網(wǎng)絡(luò)的 損耗。因此，需要提供一種通過提供包含生成足夠低的熱負(fù)載的功率管理系統(tǒng)的制造混合 計算模塊來降低系統(tǒng)損耗的方法是可取的，其中該功率管理系統(tǒng)位于接近存儲器和微處理 器管芯的位置。
[0005] 正如晶體管典型的情況，通過縮小功率場效應(yīng)晶體管（FET)中的晶體管柵極電極 的表面積，傳統(tǒng)功率管理中獲得了更高的功率轉(zhuǎn)換速度。在傳統(tǒng)晶體管結(jié)構(gòu)中，轉(zhuǎn)換速度由 柵極電容根據(jù)下式得到限制：
[0006] f=I〇N/(CoxXffXLXVdd) (1)
[0007] 其中，
[0008] 限制轉(zhuǎn)換頻率 （Ia)
[0009] Iw=源電流（Ib)
[0010]Cqx=柵極電容（Ic)
[0011]W=柵極寬度 （Id)
[0012] L=柵極長度 （Ie)
[0013] Vdd=漏極電壓（If)
[0014] 通過最小化柵極電容（Cra)、柵極電極表面積（WXL)來增大轉(zhuǎn)換速度/頻率。然而， 當(dāng)管理大的低電壓電流時，最小化柵極電極表面積以獲得高轉(zhuǎn)換速度在高功率系統(tǒng)（>1〇〇 瓦特）中強加了自限制約束，因為大的轉(zhuǎn)換電流被迫經(jīng)過小的半導(dǎo)體容量。產(chǎn)生的高電流 密度生成更高的導(dǎo)通電阻，其成為不想要的高的熱負(fù)載的主要根源?，F(xiàn)代計算平臺需要非 常大的供應(yīng)電流來運行，這是由于裝配在處理器內(nèi)核中的超大數(shù)量的晶體管。更高速度的 處理器內(nèi)核需要功率管理系統(tǒng)來以更高的速度運行。通過最小化柵極電極表面積在功率管 理系統(tǒng)的功率場效應(yīng)晶體管中獲得更高的速度造成了非常高的電流密度，其相應(yīng)地生成高 的熱負(fù)載。高的熱負(fù)載需要將復(fù)雜的熱管理裝置設(shè)計到裝配的系統(tǒng)中，并且通常需要將功 率管理和處理器系統(tǒng)在物理上互相隔離，以用于最佳熱管理。因此，需要提供一種產(chǎn)生混合 計算模塊的方法和裝置，該混合計算模塊將功率管理裝置靠近處理器內(nèi)核嵌入，以減小損 耗并包含功率場效應(yīng)晶體管，功率場效應(yīng)晶體管以高的速度轉(zhuǎn)換包含多個10至100安培的 大電流，而不產(chǎn)生大的熱負(fù)載。
[0015] 調(diào)制解調(diào)器功率管理不能以與超大規(guī)模集成（"ULSI"）晶體管轉(zhuǎn)換速度保持同 步的速度轉(zhuǎn)換大的電流，這導(dǎo)致片上和片外數(shù)據(jù)瓶頸，因為沒有足夠的功率將數(shù)據(jù)從隨機 存取存儲器堆棧傳送至處理器內(nèi)核中。這些瓶頸使多核微處理器系統(tǒng)中的各個核未充分 利用，因為其等待數(shù)據(jù)被傳遞。具有最小高速緩存存儲器的多核微處理器（四核以及更多 核）中的低的核利用率（〈25% )迫使制造商增加大的高速緩存存儲器組到處理器管芯中。 該問題的普遍解決方案將30%或更多現(xiàn)代微處理器芯片分配給高速緩存存儲器電路，實質(zhì) 上，該方法僅僅掩飾了由轉(zhuǎn)換在物理隨機存取存儲器組中附近儲存的數(shù)據(jù)的不充足的功率 引起的"數(shù)據(jù)瓶頸"問題。該要求通過降低每個晶片的處理器管芯產(chǎn)量來削弱摩爾定律的 經(jīng)濟影響，因為微處理器管芯必須將與為邏輯功能專門保留的表面積相比的大量的表面積 分配給提供非處理器功能的晶體管組。對于多核X86處理器芯片中的高速緩存存儲器來 說可用的處理器有效面積（realestate)的大的損耗在圖1A、1B、1C中示出。圖IA表示使 用45nm技術(shù)節(jié)點制造的Nehalem四核微處理器芯片1的比例圖。芯片的表面積分配了 4 個微處理器內(nèi)核2八、28、2(：、20、集成3〇1〇01?3存儲器控制器3以及共享13高速緩存存儲器 4。L3高速緩存存儲器4占據(jù)了未分配給系統(tǒng)互連電路5A、5B的表面積的大概40%，或者 整個管芯表面積的約30%。類似地，使用32nm技術(shù)節(jié)點制造的Westmere雙核微處理器芯 片6(圖1B)將其整個可用的表面積的約35%分配給了L3高速緩存存儲器7,以為其2個 微處理器內(nèi)核8A、8B提供服務(wù)。使用32nm技術(shù)節(jié)點制造的Westmere-EP6核微處理器芯 片9 (圖1C)將其整個可用的表面積的約35%分配給了L3高速緩存存儲器10,以為其6個 微處理器內(nèi)核1認(rèn)、118、11(：、110、11￡、11?提供服務(wù)。更高的半導(dǎo)體芯片產(chǎn)量（每個晶片更 多的管芯）以及更低的系統(tǒng)成本可以在計算模塊中獲得，其增加了高速緩存存儲器上的邏 輯功能專用的晶體管有效面積的比例。可以通過將功率管理系統(tǒng)集成至計算模塊中來淘汰 大的片上高速緩存存儲器，其以匹配微處理器內(nèi)核占空比的速度轉(zhuǎn)換大的電流。因此，需要 提供一種將微處理器內(nèi)核利用率提高至超過50%-一優(yōu)選地超過75%-一的水平，同時保 持分配給高速緩存存儲器的有效面積小于整個管芯表面積的20%-一優(yōu)選地小于整個管 芯表面積的10%的方法和裝置，以最小化模塊的尺寸和成本。
[0016] 摩爾定律的另外一個主要缺點是較小的技術(shù)節(jié)點上極高的制造成本。這些極端的 成本有可能極大地限制幾乎最大應(yīng)用中低成本計算應(yīng)用的范圍。圖2A示出了根據(jù)制造技 術(shù)節(jié)點的用于光刻地用圖案裝飾嵌入集成電路總成內(nèi)的單個材料層的掩模的平均成本。關(guān) 鍵技術(shù)目的為將整個電子系統(tǒng)集成在芯片上。然而，顯著較高的掩模成本引起設(shè)計和平板 刻法成本因為更先進的技術(shù)節(jié)點（45nm&32nm)而飆升。圖2B示出了每個功能（存儲器、處 理器、控制器等）在不同的技術(shù)節(jié)點（65nm、45nm、32nm)之間的設(shè)計和平板刻法成本的變 化，其在90nm技術(shù)節(jié)點處標(biāo)準(zhǔn)化為制造成本，以用于為低容量20、中容量22和高容量（通 用）24技術(shù)應(yīng)用提供服務(wù)的系統(tǒng)芯片（"SoC"）裝置。增加設(shè)計和平板刻法成本引起制造為 更先進的技術(shù)節(jié)點（45nm和32nm)的SoC應(yīng)用在低-容量20和中-容量22市場中比其制 造為不是很先進的技術(shù)節(jié)點（90nmand65nm)時的更加昂貴。這些成本約束引起通用SoC 應(yīng)用24成為其中成本、尺寸和功率益處可以與更先進的技術(shù)節(jié)點同時獲得的唯一的情況。 市場并不是單一的，這導(dǎo)致低和中應(yīng)用在總體上占據(jù)整個市場容量。因此，需要提供一種 允許成本節(jié)約、尺寸和功率節(jié)約的方法和裝置，該方法和裝置使用將要集成至為更寬的實 用的低容量和中容量市場應(yīng)用提供服務(wù)的混合SoC設(shè)計的通過更先進的技術(shù)節(jié)點（45nm、 32nm及其以上）制作的通用系統(tǒng)半導(dǎo)體系統(tǒng)實現(xiàn)。
[0017] 2.相關(guān)領(lǐng)域概述
[0018] 半導(dǎo)體工業(yè)縮小單個晶體管尺寸一一由此可以集成至硅芯片的表面的平方單位 中的晶體管的數(shù)量每年加倍一一的能力按照指數(shù)增長的路徑推進計算性能。雖然該路徑已 導(dǎo)致計算性能呈指數(shù)增長，以及芯片單元成本的實質(zhì)性降低，但是摩爾定律還具有一些已 經(jīng)開始限制工業(yè)選擇的后果。首先，設(shè)計、掩模和制造成本呈指數(shù)增長。其次，有關(guān)長的設(shè) 計時間和極高的鑄造成本的限制削減了市場中芯片制造者的數(shù)量。最后，如下文所強調(diào)的， 經(jīng)過印刷電路板的信號的不完全迫使將更多的電路功能集成在單個的芯片上。
[0019] 當(dāng)前的工業(yè)發(fā)展規(guī)劃設(shè)想了完全系統(tǒng)芯片（"SoC")，其將所有的電路功能（處理 器、存儲器、現(xiàn)場可編程性等）都放置在單個半導(dǎo)體芯片上。該想法從近代歷史中脫穎而 出。由于經(jīng)過印刷電路板的信號抑制了以微處理器時鐘速度傳送來自主存儲器的數(shù)據(jù)的能 力，因此高速緩存存儲器組成為所有CPU的必要條件。由于高速緩存存儲器管理導(dǎo)致了單 線程CPU產(chǎn)生比使用市場可接受的熱管理解決方案可以合理轉(zhuǎn)移更多的熱量，因此多核處 理器被開發(fā)成以較高的速度并行驅(qū)動大量晶體管，以與市場所需性能的呈指數(shù)增長保持同 步。如今2015年普遍接受的是，將不再可能供應(yīng)足夠的功率給多核微處理器以驅(qū)動所有的 晶體管和較高的速度。該行業(yè)提出的當(dāng)前的解決方案是將所有電路的全部功能都集成在單 個SoC上。雖然這將不允許所有的晶體管同時運行，也將不允許它們以較高的速度運行，但 是該提出的解決方案將與該行業(yè)習(xí)慣的指數(shù)增長曲線保持同步。
[0020] 該解決方案所帶來的問題將被市場接受。在1996年，美國國家半導(dǎo)體公司 (NationalSemiconductor)已經(jīng)獲得了將手提電腦集成在單個芯片上的所有知識產(chǎn)權(quán)。雖 然簡單，但該解決方案由于多種原因而令人失望。首先，對于通用型解決方案來說，市場過 于分散。其次，市場變化過快，以至于不能消化產(chǎn)生通用型解決方案所需的2-年的最短設(shè) 計周期。經(jīng)濟歷史清楚地證明了靈活的混合解決方案對于更廣闊的市場中的系統(tǒng)合并是非 常優(yōu)選的解決方案。
[0021] 3.術(shù)語的定義
[0022] 術(shù)語"有源組件"或"有源元件"在這里理解為其傳統(tǒng)定義：需要電功率來運行并 能夠產(chǎn)生功率增益的電路的元件。
[0023] 術(shù)語"原子性（atomicity) "在這里理解為其傳統(tǒng)含義：與計算和程序存儲器利用 有關(guān)，即作為定義使用時根本未發(fā)生或完全完成了的操作的編程代碼的不可分割的塊。
[0024] 術(shù)語"高速緩存存儲器"在這里指的是其傳統(tǒng)含義：物理上位于微處理器管芯 上且用于儲存堆棧變量和主存儲器指針或地址的基于位的電存儲器系統(tǒng)（electrical bit-basedmemorysystem)〇
[0025] 術(shù)語"化學(xué)復(fù)合物"、"組分復(fù)合物"、"化學(xué)上地復(fù)合"或"組分上地復(fù)合"在這里理 解為材料，如金屬或超合金、化合物半導(dǎo)體或由元素周期表的三種（3)或更多種元素組成 的陶瓷。
[0026] 術(shù)語"芯片載體"在這里理解為構(gòu)建在半導(dǎo)體基板中的互連結(jié)構(gòu)，其中半導(dǎo)體基板 含有接線元件以及在一個或多個貼裝在芯片載體的表面上的集成電路與它們可以連接的 較大的電系統(tǒng)之間按路線發(fā)送電信號的有源組件。
[0027] 術(shù)語"一致性（coherency) "或"存儲器一致