一種低阻大電流dmos器件芯片級csp封裝方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于半導(dǎo)體功率器件的封裝方法，涉及一種大電流MOS器件的封裝方法，具體地說是一種低阻大電流DMOS器件芯片級CSP封裝方法。
【背景技術(shù)】
[0002]電子設(shè)備小型化是電子工業(yè)發(fā)展的主要趨勢之一，而由于電子設(shè)備的小型化趨勢弓丨起應(yīng)用于電子設(shè)備中的各個電子器件也朝向小型化發(fā)展，以適應(yīng)電子設(shè)備的尺寸。
[0003]其中，功率MOS器件廣泛應(yīng)用于電子設(shè)備的電源和負(fù)載開關(guān)中，例如應(yīng)用于智能手機、平板電腦和移動計算設(shè)備等便攜式電子產(chǎn)品中，而上述電子產(chǎn)品的不斷趨于纖薄化、小型化，因此對應(yīng)用對功率MOS器件的尺寸提出了更高的要求。由于需要小型化，必須尋找新的封裝技術(shù)，令封裝后功率的MOS器件能夠應(yīng)用于小型化、纖薄化的電子產(chǎn)品。
[0004]近年來利用CSP封裝技術(shù)(芯片尺寸封裝技術(shù))封裝的電子器件，因與半導(dǎo)體芯片幾乎同等大小而受到人們的重視。CSP(Chip Scale Package)封裝是最新一代的內(nèi)存芯片封裝技術(shù)，是最先進(jìn)的集成電路封裝形式，它具有體積小，輸入/輸出端數(shù)可以很多，電性能好，熱性能好，體積小重量輕等特點。與BGA (Ball Grid Array Package)封裝相比，同等空間下CSP封裝可以將存儲容量提高三倍。CSP封裝內(nèi)存不但體積小，同時也更薄，大大提高了內(nèi)存芯片在長時間運行后的可靠性，線路阻抗顯著減小，芯片速度也隨之得到大幅度提高；CSP封裝內(nèi)存芯片的中心引腳形式有效地縮短了信號的傳導(dǎo)距離，其衰減隨之減少，芯片的抗干擾、抗噪性能也能得到大幅提升，這也使得CSP的存取時間比有極大提高。且采用無引線裸CSP封裝技術(shù)封裝的芯片能夠直接安裝在電路板上。
[0005]
由于功率MOS器件也需要封裝后具有更小的尺寸，而利用CSP封裝技術(shù)封裝的半導(dǎo)體分立器件由于其能以同樣的電路板占位面積和更小的體積，實現(xiàn)數(shù)倍的功率密度，且CSP技術(shù)配合增強熱性能，因為硅片的利用程度更高，使元件與PCB之間的接觸更為緊密，整體能效更高。因而如何利用CSP封裝技術(shù)對功率MOS器件進(jìn)行封裝迅速成為一個極具吸引力的研宄領(lǐng)域。
[0006]

【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的是提供一種低阻大電流DMOS器件芯片級CSP封裝方法，實現(xiàn)大電流MOS器件CSP封裝，令封裝后的功率MOS器件能夠滿足便攜式電子產(chǎn)品尺寸應(yīng)用的要求。
[0008]為解決上述技術(shù)問題，本發(fā)明所采用的技術(shù)方案是:
一種低阻大電流DMOS器件芯片級CSP封裝方法，它包括以下步驟:
(一)大電流MOS器件的表層絕緣層制作及電極引線制作:對已經(jīng)制作好的、含有若干個單體大電流功率MOS器件的晶片上的每個單體大電流功率MOS器件制作生成多層金屬層構(gòu)成的金屬引線電極和表面絕緣層； (二)大電流MOS器件的背部保護(hù)層制作:將步驟(一)中的每個單體大電流功率MOS器件的背面制作生成背部絕緣保護(hù)層；
(三)大電流MOS器件的側(cè)面保護(hù)層制作:將步驟(二)中的帶有若干個單體大電流功率MOS器件的晶片以一個單體大電流功率MOS器件為單位進(jìn)行挖深槽，然后再在深槽內(nèi)填充絕緣保護(hù)物質(zhì)，制作形成每個單體大電流功率MOS器件的側(cè)面絕緣保護(hù)層；
(四)單體大電流功率MOS器件分割:將步驟(三)中封裝好的整個晶片以深槽為分割線進(jìn)行分割，形成若干個單體大電流功率MOS器件。
[0009]本發(fā)明的一種低阻大電流DMOS器件芯片級CSP封裝方法還可以按照以下步驟進(jìn)行:
(A)大電流MOS器件的背部保護(hù)層制作:在已經(jīng)制作好的、含有若干個單體大電流功率MOS器件的晶片的背面制作生成背部絕緣保護(hù)層；
(B)大電流MOS器件的表層絕緣層制作及電極引線制作:對步驟(A)中的每個單體大電流功率MOS器件制作生成多層金屬層構(gòu)成的金屬引線電極和表面絕緣層；
(C)大電流MOS器件的側(cè)面保護(hù)層制作:將步驟(B)中的帶有若干個單體大電流功率MOS器件的晶片以一個單體大電流功率MOS器件為單位進(jìn)行挖深槽，然后再在深槽內(nèi)填充絕緣保護(hù)物質(zhì)，制作形成每個單體大電流功率MOS器件的側(cè)面保護(hù)層；
(D)單體大電流功率MOS器件分割:將步驟(C)中封裝好的整個晶片以深槽為分割線進(jìn)行分割，形成若干個單體大電流功率MOS器件。
[0010]作為對上述兩種方法的限定:所述步驟(一)和(B)都包括以下步驟:
1)在制備好的晶片表層進(jìn)行氧化形成氧化層，并在氧化層上旋涂光敏聚酰亞胺；
2)在每個單體大電流功率MOS器件相應(yīng)的管腳位置光刻引線孔，并在引線孔上設(shè)置金屬互連層；
3)在步驟2)的金屬互連層表面設(shè)置金屬粘附層；
4)在步驟3)的每個單體大電流功率MOS器件的氧化層表面生成表面絕緣層，并留出引線孔；
5)在步驟4)的金屬粘附層表面設(shè)置自下而上層疊的金屬阻擋層和導(dǎo)電層。
[0011]作為對上述兩種方法的進(jìn)一步限定:所述步驟2)中的金屬互連層為淀積金屬鋁后形成的鋁焊區(qū)；步驟3)中金屬粘附層為鎢、金、銅中的一種通過反應(yīng)離子刻蝕而形成的；步驟4)中的表面絕緣保護(hù)層為兩層光敏聚酰亞胺層；步驟5)中的金屬阻擋層為電鍍金屬銅而形成的，導(dǎo)電層為電鍍銻、錫、鎳、金中的一種。
[0012]作為對上述兩種方法的另一種限定:所述步驟(三)和(C)都包括以下步驟:
①用DISC劃片機或?qū)捈す鈩澠瑱C在晶片上以完整的單體大電流功率MOS器件為單元刻出深槽；
②在深槽內(nèi)填充絕緣物質(zhì)，并光刻留出各個金屬引線電極處的鍍焊孔。
[0013]作為對上述兩種方法的更另一種限定:所述背面絕緣保護(hù)層、側(cè)面絕緣保護(hù)層與表面絕緣保護(hù)層相同，均為光敏聚酰亞胺層。
[0014]對上述兩種方法還有一種限定:所述步驟(四)和(D)都首先需要對步驟(三)或(C)的晶片上所有單體大電流功率MOS器件進(jìn)行器件性能測試，測試合格后通過DISC劃片機或?qū)捈す鈩澠瑱C進(jìn)行分割，得到若干個獨立的功率MOS器件。
[0015]由于采用了上述的技術(shù)方案，本發(fā)明與現(xiàn)有技術(shù)相比，所取得的技術(shù)進(jìn)步在于:
(1)本發(fā)明采用多層金屬引線、一體化封裝鈍化最終實現(xiàn)大電流MOSFET芯片級封裝的器件，大大縮小芯片封裝的體積，滿足現(xiàn)代數(shù)碼產(chǎn)品體積不斷縮小的元件需求；
(2)本發(fā)明使用聚酰亞胺作為絕緣和鈍化層，解決了60um厚聚酰亞胺雙層旋涂的均勻性問題、厚聚酰亞胺層引起的曝光不足、顯影不盡以及最終造成的殘留缺陷問題，同時能夠消除無引線裸芯片封裝工藝引起的副作用，可以確保無引線裸芯片封裝工藝不會對產(chǎn)品電學(xué)參數(shù)、芯片良率及可靠性產(chǎn)生影響，為器件提供可靠保護(hù)；
(3)本發(fā)明采用以鋁為主的金屬化互連系統(tǒng)，粘附層采用鎢、金、銅中的一種，阻擋層、導(dǎo)電層分別采用結(jié)合反應(yīng)離子刻蝕，工藝簡單，結(jié)合電鍍銅和電鍍銻、錫、鎳、金，可以使產(chǎn)品成本降低。
[0016]綜上所述，本發(fā)明采用表面鈍化技術(shù)，研宄適用于無引線裸芯片封裝的電極布局和電極材料，開發(fā)出了無引線裸芯片封裝工藝，提高了器件的穩(wěn)定性和可靠性。
[0017]本發(fā)明適用于所有管腳位于同一平面內(nèi)的大電流功率MOS器件的封裝。
[0018]本發(fā)明下面將結(jié)合說明書附圖與具體實施例作進(jìn)一步詳細(xì)說明。
【附圖說明】
[0019]圖1為本發(fā)明實施例含有若干個功率MOS器件的集成芯片的半導(dǎo)體晶片的頂層示意圖；
圖2為本發(fā)明實施例在圖1的半導(dǎo)體晶片表層形成二氧化硅層后的部分截面結(jié)構(gòu)示意圖；
圖3為本發(fā)明實施例在圖2的半導(dǎo)體晶片表層光刻引線孔后的結(jié)構(gòu)示意圖；
圖4為本發(fā)明實施例在圖3的半導(dǎo)體晶片表層蒸鋁形成金屬互連層并刻蝕后的結(jié)構(gòu)示意圖；
圖5為本發(fā)明實施例在圖4的半導(dǎo)體晶片表層濺射金屬形成粘附層并刻蝕后的結(jié)構(gòu)示意圖；
圖6為本發(fā)明實施例在圖5的半導(dǎo)體晶片表層旋涂光敏聚酰亞胺并刻蝕后的結(jié)構(gòu)示意圖；
圖7為本發(fā)明實施例在圖的6半導(dǎo)體晶片表層二次旋涂光敏聚酰亞胺加厚并刻蝕后的結(jié)構(gòu)示意圖；
圖8為本發(fā)明實施例在圖的7半導(dǎo)體晶片表層鍍銅形成阻擋層的結(jié)構(gòu)示意圖；
圖9為本發(fā)明實施例在圖8的半導(dǎo)體晶片表層鍍銻/錫/鎳/金形成導(dǎo)電層的結(jié)構(gòu)示意圖；
圖10為本發(fā)明實施例在圖9的半導(dǎo)體晶片背面旋涂光敏聚酰亞胺后形成背部絕緣保護(hù)層的結(jié)構(gòu)示意圖；
圖ΙΙ-a為本發(fā)明實施例利用DISC劃片機刻出深槽的半導(dǎo)體晶片的頂層示意圖；
圖ιι-b為本發(fā)明實施例利用寬激光劃片刻出深槽的半導(dǎo)體晶片的頂層示意圖；
圖12為本發(fā)明實施例在圖11的深槽內(nèi)填充光敏聚酰亞胺后，又經(jīng)劃片形成單體大電流功率MOS器件的結(jié)構(gòu)示意圖；
圖13為利用本發(fā)明實施例的封裝方法封裝的LDMOS器件的結(jié)構(gòu)示意圖； 圖14為利用本發(fā)明實施例的封裝方法封裝的平面NPN器件的結(jié)構(gòu)示意圖；
圖中:1-功率MOS器件的晶片，2- 二氧化硅層，3-金屬互連層，4-粘附層，5-聚酰亞胺層，6-阻擋層，7-導(dǎo)電層，11-單體大電流功率MOS器件，12-劃片深槽。
【具體實施方式】
[0020]實施例1 一種低阻大電流DMOS器件芯片級CSP封裝方法
本實施例的一種低阻大電流DMOS器件芯片級CSP封裝方法，如圖2至12所示，包括以下步驟:
(一)大電流MOS器件的表層絕緣層制作及電極引線制作:對已經(jīng)制作好的、含有若干個單體大電流功率MOS器件11的晶片上的每個單體大電流功率MOS器件制作生成多層金屬層構(gòu)成的金屬引線電極和表面絕緣層。具體的制作過程包括:
1)在如圖1所示的制備好的功率MOS器件的晶片I表層進(jìn)行氧化形成氧化層，本實施例采用二氧化硅進(jìn)行氧化，最終形成如圖2所示的二氧化硅層2，之后在二氧化硅層2上旋涂光敏聚酰亞胺；
2)如圖3在每個單體大電流功率MOS器件相應(yīng)的管腳位置光刻引線孔，并在引線孔上設(shè)