降低功率晶體管導(dǎo)通電阻的方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種降低功率晶體管導(dǎo)通電阻的方法。
【背景技術(shù)】
[0002]由于在功率晶體管的操作上需要大電流及低導(dǎo)通電阻，在可靠性能的要求也逐漸提尚。
[0003]如圖1所示，功率晶體管包括N型源極區(qū)1、N型反轉(zhuǎn)層2、第一金屬層3、層間絕緣體4、多晶硅柵(Gate Poly)5、柵氧化層(Gate Oxide) 6、P井區(qū)7、N型外延區(qū)8、漏極9。在操作上要在柵極和源極之間加正電壓VGS來(lái)產(chǎn)生N型反轉(zhuǎn)層造成電流通路，在Drain Source之間加正電壓VDS，以產(chǎn)生正向工作電流ID，因此導(dǎo)通電電阻會(huì)受源極(source)及N型反轉(zhuǎn)層通道電阻的影響。電流的路徑如圖2所示的虛線。
[0004]目前工藝上存在常見的局部通道高電阻的現(xiàn)象，具體來(lái)說(shuō)，目前的功率晶體管工藝中，在多晶硅蝕刻后會(huì)以此為硬掩膜進(jìn)行源極離子植入，如圖3和圖4所示，但是因蝕刻所造成的舷狀凸面10 (board profi le)會(huì)影響局部離子植入的濃度而形成高電阻區(qū)域，這些高電阻區(qū)容易造成組件可靠度的問(wèn)題并且難以在工藝上獲得及時(shí)的監(jiān)控和改善，另外局部的高通道電阻區(qū)是最容易被燒毀、降低組件信賴性的區(qū)塊之一。

【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)中的缺陷，本發(fā)明的目的是提供一種降低功率晶體管導(dǎo)通電阻的方法，其可以消除目前工藝上常見的局部通道高電阻的現(xiàn)象，并進(jìn)一步提升組件的可靠度。
[0006]根據(jù)本發(fā)明的一個(gè)方面，提供一種降低功率晶體管導(dǎo)通電阻的方法，其特征在于，其包括以下步驟:
[0007]步驟一，多晶硅沉積，以作為閘極控制導(dǎo)電層。
[0008]步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設(shè)計(jì)形貌、圖案定義完成；
[0009]步驟三，多晶硅薄氧化，以形成保護(hù)膜并且消除蝕刻過(guò)程中所造成的傷害；
[0010]步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護(hù)；
[0011]步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。
[0012]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下的有益效果:本發(fā)明可以消除目前工藝上常見的局部通道高電阻的現(xiàn)象，解決高功率晶體管工藝上因多晶硅輪廓所造成的局部高電，降低組件的導(dǎo)通電阻并進(jìn)一步提升組件的可靠度。
【附圖說(shuō)明】
[0013]通過(guò)閱讀參照以下附圖對(duì)非限制性實(shí)施例所作的詳細(xì)描述，本發(fā)明的其它特征、目的和優(yōu)點(diǎn)將會(huì)變得更明顯:
[0014]圖1為現(xiàn)有功率晶體管的結(jié)構(gòu)不意圖。
[0015]圖2為現(xiàn)有功率晶體管中電流的路徑的不意圖。
[0016]圖3為現(xiàn)有功率晶體管具有航狀凸面的效果不意圖。
[0017]圖4為現(xiàn)有功率晶體管進(jìn)行源極離子植入的示意圖。
[0018]圖5為本發(fā)明實(shí)現(xiàn)多晶硅輪廓的一種效果示意圖。
[0019]圖6為本發(fā)明實(shí)現(xiàn)多晶硅輪廓的另一種效果示意圖。
【具體實(shí)施方式】
[0020]下面結(jié)合具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。以下實(shí)施例將有助于本領(lǐng)域的技術(shù)人員進(jìn)一步理解本發(fā)明，但不以任何形式限制本發(fā)明。應(yīng)當(dāng)指出的是，對(duì)本領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干變形和改進(jìn)。這些都屬于本發(fā)明的保護(hù)范圍。
[0021]本發(fā)明降低功率晶體管導(dǎo)通電阻的方法包括以下步驟:
[0022]步驟一，多晶硅沉積，以作為閘極控制導(dǎo)電層，即形成多晶硅柵5，多晶硅柵5的下方設(shè)有柵氧化層6。
[0023]步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設(shè)計(jì)形貌、圖案定義完成；
[0024]步驟三，多晶硅薄氧化，以形成保護(hù)膜并且消除蝕刻過(guò)程中所造成的傷害；
[0025]步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護(hù)，避免源極離子植入的隧道效應(yīng)；
[0026]步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。
[0027]本發(fā)明可以提供一個(gè)均勻的導(dǎo)通電阻，消除因局部高電阻區(qū)域造成組件可靠度的問(wèn)題。本發(fā)明提供一個(gè)良好的多晶硅輪廓(如圖5和圖6所示)，消除局部高電阻區(qū)域。
[0028]以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了描述。需要理解的是，本發(fā)明并不局限于上述特定實(shí)施方式，本領(lǐng)域技術(shù)人員可以在權(quán)利要求的范圍內(nèi)做出各種變形或修改，這并不影響本發(fā)明的實(shí)質(zhì)內(nèi)容。
【主權(quán)項(xiàng)】
1.一種降低功率晶體管導(dǎo)通電阻的方法，其特征在于，其包括以下步驟: 步驟一，多晶硅沉積，以作為閘極控制導(dǎo)電層； 步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設(shè)計(jì)形貌、圖案定義完成； 步驟三，多晶硅薄氧化，以形成保護(hù)膜并且消除蝕刻過(guò)程中所造成的傷害； 步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護(hù)； 步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。
【專利摘要】本發(fā)明提供了一種降低功率晶體管導(dǎo)通電阻的方法，其包括以下步驟：步驟一，多晶硅沉積，以作為閘極控制導(dǎo)電層；步驟二，多晶硅曝光，顯影及蝕刻以將閘極的設(shè)計(jì)形貌、圖案定義完成；步驟三，多晶硅薄氧化，以形成保護(hù)膜并且消除蝕刻過(guò)程中所造成的傷害；步驟四，氧化層蝕刻，控制蝕刻厚度為1200埃，以作為源極離子植入硅襯底的表面保護(hù)；步驟五，源極離子植入，以定義源極并提供足夠的摻雜濃度。本發(fā)明可以提供一個(gè)均勻的導(dǎo)通電阻，消除因局部高電阻區(qū)域造成組件可靠度的問(wèn)題。
【IPC分類】H01L21-336
【公開號(hào)】CN104538308
【申請(qǐng)?zhí)枴緾N201410843907
【發(fā)明人】廖奇泊, 陳俊峰, 周雯
【申請(qǐng)人】上海芯亮電子科技有限公司
【公開日】2015年4月22日
【申請(qǐng)日】2014年12月25日