專利名稱：具有延長的電遷移壽命的連接件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件，特別地，涉及半導體器件中的導體的延長的電遷移壽命。
半導體器件的制造包括器件的工作區(qū)域上面的層的金屬連接件。關(guān)于半導體器件壽命的通常失效類型是由于導體材料的電遷移引起的失效。電遷移包括金屬原子沿著載有大直流密度的金屬導體的長度上的遷移。
半導體芯片的鋁條狀的連接件的累積長度一般為幾米。鋁連接件的寬度和厚度一般約在微米數(shù)量級。在高電流密度時，連接件的金屬原子經(jīng)受質(zhì)量轉(zhuǎn)移，其中使原子移動離開其正常位置并將它們淀積在其它位置上。由沿著連接件并靠近接觸件處形成的空位、質(zhì)量堆積和異常析出、層上的絕緣膜破裂、晶界開槽、局部加熱和薄化都證實了質(zhì)量轉(zhuǎn)移效應(yīng)。質(zhì)量轉(zhuǎn)移效應(yīng)可導致材料從一個連接件延伸到另一連接件，結(jié)果造成短路。而且，在由電遷移產(chǎn)生的空位引起連接件或接觸件破裂時，可能發(fā)生短路和/或性能下降。
電遷移壽命可以定義為由于電遷移失效類型而產(chǎn)生的器件的失效的平均時間(MTF)。為延長電遷移壽命，可以采用冗余層。冗余層一般表示為鋁以外材料的襯里或濕潤作用，以防止鋁的質(zhì)量轉(zhuǎn)移。例如鈦和鈦/氮的鈦化合物的冗余層已經(jīng)表現(xiàn)出由于電遷移引起的質(zhì)量轉(zhuǎn)移的很大的減少。
鋁連接件至周圍絕緣材料(二氧化硅)的側(cè)壁界面和鋁晶粒邊界已經(jīng)被看作在金屬淀積處理之后由金屬減少所形成的主要的材料轉(zhuǎn)移路徑?？梢酝ㄟ^向連接件處的周圍絕緣材料上濺射鈦和/或鈦/氮的襯里以進行物理汽相淀積工藝(PVD)，例如是校準的或非校準的PVD。然后將連接件淀積在襯里上。通過這種方式，顯著地減少了質(zhì)量轉(zhuǎn)移的量。然而，通過縮小連接件線之間的橫向和垂直尺寸以防止電遷移質(zhì)量轉(zhuǎn)移更具挑戰(zhàn)性。
因此，用于減小由電遷移產(chǎn)生的質(zhì)量轉(zhuǎn)移的方法是很需要的，以此可延長半導體器件的電遷移壽命。
一種半導體器件，包括具有已提高的可靠性的連接件。在襯底上形成襯里和導電層并構(gòu)圖以形成其底表面以襯里為襯的導體。在一個實施例中，通過電離金屬等離子體物理汽相淀積處理來淀積襯里。這樣的工藝減少導體中晶粒的傾斜分布和晶粒尺寸，使電遷移壽命延長。


圖1-5示出在根據(jù)本發(fā)明的一個實施例中形成的具有導體的一部分半導體芯片的剖面圖；圖6是現(xiàn)有技術(shù)中的相接觸的襯里和金屬的晶粒邊界的簡化圖；圖7是根據(jù)本發(fā)明的晶粒邊界的簡化圖，表示已減少的傾斜位移；和圖8是表示根據(jù)本發(fā)明制造的半導體器件的已延長的電遷移壽命的對數(shù)曲線圖。
本發(fā)明涉及半導體器件，特別地，涉及延長半導體器件中的導體的電遷移壽命。根據(jù)本發(fā)明，采用襯里以減少導體材料晶粒的傾斜分布，以便延長導體的電遷移壽命。
在一個實施例中，采用電離金屬等離子體物理汽相淀積(I-PVD或IMP)工藝來淀積襯里。通過IMP淀積襯里使襯里的原子形成高度定向的晶粒。當?shù)矸e金屬連接件時，由于襯里而使得連接件的金屬亦高度定向。這使得襯里金屬和連接件金屬之間的傾斜分布非常小，而且使導體中的晶粒很小，由此延長器件的壽命。
為便于說明，結(jié)合例如存儲器集成電路的連接位線的連接器來描述本發(fā)明。然而，本發(fā)明的范圍是較寬的，并適用于涉及電遷移的半導體集成電路。例如，包括各種存儲器集成電路的集成電路，如隨機存取儲存器(RAMs)、動態(tài)隨機存取儲存器(DRAM)、同步動態(tài)隨機存取儲存器(SDRAMs)、視頻隨機存取儲存器(VRAMs)或只讀儲存器(ROMs)。也適用于如埋入式DRAM-邏輯電路(埋入式DRAMs)、處理器集成電路、或者任何其它邏輯電路等的專用集成電路(ASICs)。通常，這些器件用在例如消費產(chǎn)品中，如計算機系統(tǒng)、蜂窩式電話、個人數(shù)字輔助設(shè)備(PDAs)，以及其它的電子產(chǎn)品。
參見圖1，示出一個集成電路結(jié)構(gòu)101的剖視圖。如圖所示，該結(jié)構(gòu)包括一個襯底15，如硅晶片。也可以采用其它半導體襯底，如砷化鎵、鍺、絕緣體上硅(SOI)、或其它半導體材料。襯底例如可以用摻雜物質(zhì)輕摻雜或重摻雜以達到所希望的電特性。
襯底15包括形成于襯底中和/或上的部件(未詳細示出)。這些部件對應(yīng)于構(gòu)成一個集成電路的器件。包括在集成電路上的是預先確定的器件層20，其中希望與其它導電層相接觸。雖然為了說明起見而將器件層在空間上置于部件上，但應(yīng)明白，該層可以位于相同的層之內(nèi)。器件層20例如表示下面的金屬化層的一部分?；蛘?，該器件層是高摻雜的硅、多晶硅層、或一部分任何類型的有源器件，例如晶體管的源極或漏極區(qū)。在一個實施例中，器件層20表示DRAM集成電路的位線。
介電層24形成于襯底15上。采用常規(guī)技術(shù)對該絕緣層進行構(gòu)圖以形成接觸孔26。然后在介電層上淀積導電材料25，可填充接觸孔并覆蓋介電層。接觸孔的側(cè)面和底部可襯以一種材料28，以改善接觸孔的填充。然后從表面29拋光掉多余的材料以形成用于附加層的平坦表面。由此形成電耦合至器件層20的接觸。
參見圖2，形成與接觸26耦合的導體。該導體例如代表一個存儲器集成電路的位線。根據(jù)本發(fā)明，在絕緣表面29上淀積襯里40。該襯里包括的材料具有高的電遷移阻抗。這種襯里材料包括例如鈦及其合金、鉭及其合金、或氮化鈦或氮化鉭?？梢圆捎闷渌^渡金屬及它們的氮化物，如鈮、鉭及其合金、或氮化鈦或氮化鉭。也可以采用其它過渡金屬和它們的氮化物，如鈮、氮化鈮、鉬、和氮化鉬。在一個實施例中，襯里包括鈦。
該襯里是采用電離金屬等離子體物理汽相淀積工藝(IMP)淀積的。IMP在例如美國專利5,670,415中有所說明，此文在此僅用于參考。IMP是在反應(yīng)室中進行的，其中加入了化合物?；衔锝?jīng)反應(yīng)形成層。典型的IMP條件包括施加能量，例如鈦化合物處于約1-10eV電場中。反應(yīng)的溫度保持在約0-400℃，最好在約0-100℃?？紤]更高的溫度也是可以的，例如高于400℃。壓力保持從約1×10-9mtorr至約大氣壓力，最好是約1×10-8至1×10-7mtorr。
襯里應(yīng)該足夠厚，以減少在后來淀積的導體材料中的晶粒的傾斜分布，從而延長其電遷移壽命。通常，襯里厚度為約10-1000，最好為約100-800。對于特殊目的可以優(yōu)化該厚度，例如以達到低的薄層電阻。
IMP處理之后可有選擇地進行退火，以進一步使襯里材料的晶粒定向。退火例如是在約200至500℃的溫度下進行約10秒到60分鐘。
在形成襯里40之后淀積導電層60。導電層例如包括鋁、銅、或鎢或它們的合金。也可以用其它導電材料，如鋁銅硅或其它合金。一般情況下，鋁銅硅包括小百分比(重量)的銅和硅，例如銅和硅和共≤5％。在一個實施例中，導電層包括鋁/銅合金。鋁/銅合金包括少量的銅，例如約0.5％重量的銅。
或者，導電層60包括多個層，形成一個膜層的堆疊。例如，導電層可以包括由如銅、金、銀、鎳、鉑、鈀、釩、鈮、鎢、鉭、鈦及其合金(鋁化銅、三銀化銅、氮化鉭、氮化鉭等)等材料形成的導電層的組合。
一般地，導電層是采用物理技術(shù)如濺射或物理汽相淀積(PVD)來淀積的。也可以采用其它的技術(shù)，如CVD、高壓填充、或空陰極濺射。
導電層的厚度取決于各種設(shè)計參數(shù)，如電阻。希望具有低的薄層電阻，因為這可以提高性能。薄層電阻是由考慮到襯里層在內(nèi)的導體的截面確定的。截面面積越大，薄層電阻越低。同樣，可改變截面的高度(厚度)和寬度使導體不超出特定的薄層電阻。導體的寬度受到平板印刷基本規(guī)則(GR)的限定。對于具有0.5μm間距的0.25μm的GR，導體的典型厚度為約1000-6000，最好為約2300-3700。
參見圖3，將導體層構(gòu)圖以形成導體42。構(gòu)圖包括例如淀積光刻膠層并使用掩模使之有選擇地對光源曝光。根據(jù)使用的是正性還是負性抗蝕劑，在顯影過程中去掉抗蝕劑的曝光或未曝光部分。顯影之后，這部分抗蝕劑仍保持作為腐蝕掩模來保護導體區(qū)不被腐蝕。用各向異性腐蝕如RIE去掉導體層的未被保護部分，留下導體42。同樣用RIE去除未被保護區(qū)域中的襯里部分。為提高平板印刷分辨率，在淀積抗蝕劑層之前淀積抗反射涂層(ARC)。ARC可以從導體表面去掉或者留在導體表面上。
在襯底上形成覆蓋導體42的絕緣層60。該絕緣層例如用做絕緣器件部件和導電層的層間介電材料。
該絕緣層包括如氧化硅的介電材料?？墒褂玫牟牧先绨坠杷猁}玻璃(PSG)、硼硅酸鹽玻璃(BSG)、硼磷硅酸鹽玻璃(BPSG)的摻雜硅酸鹽玻璃。其它絕緣材料也可使用，例如包括如聚酰亞胺之類的聚合物?？墒褂美缁瘜W汽相淀積(CVD)或其它的淀積技術(shù)來淀積該絕緣層。該絕緣層足夠厚以覆蓋導體42。借助例如化學機械拋光(CMP)拋光襯底。導體的頂部表面作為CMP終點，結(jié)果是帶有露出的導體42的平坦頂部表面66。
在某些應(yīng)用中會考慮到導體材料與襯里40的相互作用。在這些應(yīng)用中，可采用阻擋層41。該阻擋層是在淀積導體材料之前淀積在襯里40上。該阻擋層包括防止來自襯里或?qū)w的原子擴散而互相接觸的材料。在一個實施例中，阻擋層包括鈦/氮。其它阻擋材料可包括Ta或Ta/氮。鈦/氮的厚度應(yīng)足夠厚以作為阻擋層并且應(yīng)小于抑制襯里影響導體材料中的晶粒定向的厚度。通常，阻擋層為約10-1000。
參見圖4，與導體42相似地形成接觸26。例如，淀積襯里22和導電層26并構(gòu)圖形成一個栓，然后用介電層24覆蓋該栓。進行拋光以去掉多余的介電層，從而露出該接觸栓的頂部表面27，從而形成接觸26。
繼續(xù)進行處理以形成DRAM IC的球狀連接。參見圖5，球狀連接86包括例如采用常規(guī)技術(shù)形成并填充的雙重鑲嵌結(jié)構(gòu)86。這種技術(shù)在例如Licata等人撰寫的“VLSI Multilayer Interconnection”，Conf.Proceeding(1995)，以及Edelstein等人的IEDM Conf.(1997)中有所描述，此處僅供參考。
在一個實施例中，雙重鑲嵌結(jié)構(gòu)是通過淀積絕緣層80并且有選擇地對其進行構(gòu)圖以形成一個與導體54和溝槽部分82接觸的通路部分82。通路部分和溝槽部分的形成可需要一次或多次平板印刷和腐蝕處理。然后淀積導電材料以填充該鑲嵌結(jié)構(gòu)并覆蓋介電層。為了改善鑲嵌結(jié)構(gòu)的填充，可形成一個襯里88，如現(xiàn)有技術(shù)公知的那樣。而后拋光掉多余材料以形成球狀連接86和用于附加層的平坦表面89。進行另外的處理以完成集成電路。例如，這種處理包括形成鈍化層、存儲信息及最后封裝。
參見圖6，圖6中示出現(xiàn)有技術(shù)的晶粒邊界。如圖6，用于襯里晶粒46的晶粒邊界與接觸或連接件的晶粒48的晶粒邊界相比具有較大的平均傾斜分布。圖7表示襯里28、32和42的晶粒50的晶粒邊界與接觸26和連接件34和44的晶粒52的晶粒邊界相比較的傾斜分布的減小。通過減小傾斜分布，可形成襯里28、32和42的晶粒50和接觸26和連接件34和44的晶粒52之間的高度定向的關(guān)系，因此減小了由于電遷移產(chǎn)生的質(zhì)量轉(zhuǎn)移的可能性。
參見圖8，實驗結(jié)果示于曲線100中。采用根據(jù)本發(fā)明的結(jié)構(gòu)的實驗是在約250℃的溫度和約0.81mA的電流以形成約0.1到約10mA/mm2的電流密度條件下進行的。在該實驗中采用圍繞鋁連接件的鈦/氮襯里。用于實驗的樣品分為兩組1)通過現(xiàn)有技術(shù)PVD形成的襯里，和2)根據(jù)本發(fā)明形成的襯里。從各樣品所收集的數(shù)據(jù)以對數(shù)尺度繪出曲線。X軸代表以壓力小時(stress hours)表示的失效時間，Y軸表示累積失效百分比。在X軸上的右向位移表示電遷移壽命延長。
常規(guī)襯里的實際數(shù)據(jù)繪成圓點并且最接近曲線102。根據(jù)本發(fā)明的襯里的實際數(shù)據(jù)繪成菱形并且最接近曲線104。顯然，根據(jù)本發(fā)明的處理顯著地延長了電遷移壽命。曲線104相對于曲線102右向位移，表明失效時間的延長。這種延長是在累積失效百分比的整個范圍內(nèi)實現(xiàn)的。
已經(jīng)參照各種實施例具體地示出和描述了本發(fā)明，可以理解，對于本領(lǐng)域的技術(shù)人員來說可以做出各種修改和改進而不脫離本發(fā)明的精神和范圍。因此本發(fā)明的范圍不是由前面的描述來確定的，而是參照所附權(quán)利要求書以及其等效的所有范圍來確定的。
權(quán)利要求
1.一種用于延長金屬互連件的電遷移壽命的方法，包括采用電離金屬等離子體物理汽相淀積工藝來淀積襯里；和在所述襯里上淀積所述金屬互連件，其中所述襯里可減小所述金屬互連件的晶粒的傾斜分布，從而延長電遷移壽命。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述襯里包括具有高的電遷移阻抗的材料。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述襯里包括過渡金屬。
4.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述襯里包括過渡金屬的氮化物。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述過渡金屬選自包括鈦、鉭、鈮和鉬的組。
6.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述襯里包括鈦或鉭。
7.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述襯里包括鈦或鉭的合金或氮化物。
8.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述電離金屬等離子體物理汽相淀積工藝在淀積所述襯里是在約1-10eV的電場下進行的。
9.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述電離金屬等離子體物理汽相淀積工藝淀積所述襯里是在約0-400℃的溫度下進行的。
10.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述電離金屬等離子體物理汽相淀積工藝淀積所述襯里是在約0-100℃的溫度下進行的。
11.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述電離金屬等離子體物理汽相淀積工藝淀積所述襯里是在約1×10-9mtorr至約大氣壓力的壓力下進行的。
12.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述電離金屬等離子體物理汽相淀積工藝淀積所述襯里是在約1×10-8至1×10-7mtorr的壓力下進行的。
13.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述襯里的淀積的厚度足以減少后來淀積的導體材料中的晶粒的傾斜分布，從而延長其電遷移壽命。
14.根據(jù)權(quán)利要求13所述的方法，其特征在于，所述襯里的厚度為約10-1000。
15.根據(jù)權(quán)利要求13所述的方法，其特征在于，所述襯里的厚度為約100-800。
16.根據(jù)權(quán)利要求2所述的方法，其特征在于，它還包括在所述襯里已淀積之后對其進行退火。
17.根據(jù)權(quán)利要求16所述的方法，其特征在于，所述退火是在約200-500℃的溫度下進行的。
18.根據(jù)權(quán)利要求16所述的方法，其特征在于，所述退火進行約10秒至60分鐘。
全文摘要
提供一種用于半導體集成電路的可靠的互連件。該互連件包括采用電離金屬等離子體物理汽相淀積工藝形成的導體和襯里。該襯里減少了傾斜分布,同時減少了導體中晶粒的尺寸,這使電遷移壽命得以延長。
文檔編號H01L21/02GK1261724SQ9912782
公開日2000年8月2日 申請日期1999年12月28日 優(yōu)先權(quán)日1998年12月28日
發(fā)明者R·F·施納貝爾, R·菲利皮, M·霍因基斯, S·維貝爾, R·伊古爾登, P·維甘德, L·克勒溫格 申請人:因芬尼昂技術(shù)北美公司, 國際商業(yè)機器公司