專利名稱：晶片級封裝及其制造方法以及由其制造半導體器件的方法
技術(shù)領域：
本發(fā)明通常涉及晶片級封裝及其制造方法以及由這種晶片級封裝制造半導體器件的方法。本發(fā)明特別涉及由初始測試(PT)和最終測試(FT)測試的改進的晶片級封裝、晶片級封裝的制造方法、以及使用這種晶片級封裝制造半導體器件的方法。
近來，需要一種更有效的半導體器件的制造和測試工藝。為此，在切為分立的半導體器件之前，對未切割的半導體器件進行全測試(包括PT和FT)。如下所述，對半導體晶片切割為分立的半導體器件并且單獨地測試每個半導體器件的現(xiàn)有技術(shù)來說，全測試有幾個優(yōu)點。
優(yōu)點包括良好的處理效率、可以共享某種設備以及減少空間。如果晶片的尺寸相同，那么可以共享處理設備。此外，可以節(jié)約空間，否則當在如托盤等容器中盛裝分立的半導體器件(LSI芯片)時，該空間將被占用為儲存區(qū)域和/或安裝區(qū)域。
為了較高密度地安裝，對KGD(優(yōu)質(zhì)管芯)和實際芯片尺寸封裝(尺寸與半導體芯片相同的封裝)的需要增加。然而，對于與KGD或?qū)嶋H芯片尺寸封裝不對應的現(xiàn)有技術(shù)的半導體器件的封裝結(jié)構(gòu)，封裝的面積大于半導體芯片的面積。因此，在封裝之前的某一刻，半導體晶片必須被個別化。由此，對于現(xiàn)有技術(shù)的封裝結(jié)構(gòu)，整個工藝，也就是從制造工藝到測試工藝，不能在半導體晶片上進行。
然而，對于KGD或?qū)嶋H芯片尺寸的封裝，由于最后的封裝外形對應于半導體芯片的面積，整個工藝可以在半導體晶片上進行。因此，可以得到以上介紹的優(yōu)點。
近來，人們對為從制造工藝到測試工藝的整個工藝可以在半導體晶片上進行的封裝結(jié)構(gòu)的晶片級封裝越來越感興趣。晶片級封裝包括具有多個半導體芯片電路的半導體晶片、芯片端子、外部連接端子、連接芯片端子和外部連接端的再分布導電條、以及如密封樹脂等的絕緣材料。提供絕緣材料以保護半導體芯片電路和重新分配導電條。也存在不帶絕緣材料的結(jié)構(gòu)。
晶片級封裝可以有兩種不同的外形。一種是晶片形(即，切割前)，另一種是分立的半導體器件形(即，切割為分立的半導體芯片電路之后)。
下面將參考測試工藝說明以上結(jié)構(gòu)的晶片級封裝。對于晶片級封裝，與其它外形的半導體器件類似，制造工藝包括測試工藝。測試工藝通常包括初始測試(PT)和最終測試(FT)。
PT為提供絕緣材料之前進行的測試。PT是如互連導通測試等的通常測試，由此不包括半導體芯片電路自身的運行試驗。由于PT在提供絕緣材料之前進行，因此可以使用提供在半導體芯片電路上的芯片端子進行PT。
PT特別有利于現(xiàn)有技術(shù)半導體器件的封裝結(jié)構(gòu)(以下稱做常規(guī)封裝)，不適合于KGD或?qū)嶋H芯片尺寸封裝。在常規(guī)封裝的制造工藝中，PT之后為切割工藝(即，劃片工藝)，將半導體晶片個別化為半導體器件。然后，僅對在PT中確定為良好的那些半導體器件提供絕緣材料并進行FT。換句話說，不對在PT中確定為壞的那些半導體器件提供絕緣材料，也不進行FT。由此，可以提高制造效率。
提供絕緣材料之后進行FT。FT為包括半導體芯片電路的運行試驗在內(nèi)的總測試。由于FT在提供絕緣材料之后進行，因此僅能使用從絕緣材料中露出的外部連接端子進行FT。換句話說，用戶通常使用的端子之外的端子(例如芯片端子)沒有露出。因此，在FT中不能使用密封在絕緣材料中的芯片端子。
因此，在現(xiàn)有技術(shù)中，通過首先在提供絕緣材料之前使用還沒有被絕緣材料覆蓋的芯片端子進行PT測試晶片級封裝。PT之后，提供絕緣材料，然后使用從絕緣材料中露出的外部連接端子進行FT。
在現(xiàn)有技術(shù)的測試工藝中，進行PT的目的是通過避免在壞半導體器件上提供絕緣材料并由此避免在其上進行的FT來提高制造效率。相反，采用晶片級封裝，對包括壞半導體器件電路的所有半導體器件電路提供絕緣材料并進行FT，由此在FT之前不需要進行PT。
此外，如上所述，通過使用從制造工藝到測試工藝的半導體晶片，晶片級封裝可用于簡化制造工藝。為進一步簡化制造工藝，在現(xiàn)有技術(shù)中為兩個單獨測試的PT和FT可以集合為一個測試工藝。
當PT和FT結(jié)合為一個測試工藝時，可以在提供絕緣材料之前(即，在現(xiàn)有技術(shù)中進行PT時)或提供絕緣材料之后(即，在現(xiàn)有技術(shù)中進行FT時)進行集成測試工藝。當在提供絕緣材料之前進行集成測試工藝時，不可能在檢測出半導體芯片電路中產(chǎn)生的任何失效的同時又提供絕緣材料。由此，測試步驟應在半導體器件的制造工藝中較后的步驟中進行。
相反，當提供絕緣材料之后進行集成測試工藝時，僅有從絕緣材料中露出的外部連接端子可以連接到測試設備(例如，半導體測試器)。也就是說，芯片端子包括不用做外部連接端子，但可以用于測試半導體芯片電路的端子(下文稱做測試芯片端子)。不足的是測試芯片端子將被絕緣材料覆蓋，由此不能在提供絕緣材料之后進行使用測試芯片端子的測試。
為了避免所述不足，測試端子可以提供在半導體芯片電路的區(qū)域中，端子從絕緣材料中露出并連接到以上介紹的測試芯片端子。由此，采用所述測試端子，可以在提供絕緣材料之后進行包括PT和FT的所有測試(全測試)。
然而，在測試工藝之后的測試端子將不再使用，由此變?yōu)榉庋b不需要的端子。提供在半導體芯片電路形成區(qū)域上的所述測試端子由于測試端子占據(jù)的面積導致半導體芯片電路形成區(qū)域的尺寸增加。因此，不能滿足半導體器件小型化的要求。
此外，當測試端子提供在與操作半導體芯片使用的外部連接端子相鄰的位置處時，測試端子也會錯誤地安裝在安裝板上。此時，會發(fā)生誤操作。因此，提供絕緣材料之后，測試端子不應留在封裝上。
此外，PT可以省略(也就是說，所有的測試可以在FT中進行)，但如上所述，不是所有的測試芯片端子都可以在FT中使用。因此，不能進行僅在PT中進行的測試。例如，如果RAM和邏輯電路以混合方式安裝，那么不能進行RAM的單個測試。同時，近來，由于對半導體器件高可靠性的要求，因此不能僅為簡化制造工藝的緣故省略PT。
由于以上介紹的原因，在現(xiàn)有技術(shù)中PT和FT還不能結(jié)合在一起。先進行PT，然后提供絕緣材料。最后進行FT。因此，存在晶片級封裝的制造工藝復雜由此制造效率降低且制造成本增加的問題。
因此，本發(fā)明的通常目的是提供一種能解決上述問題的晶片級封裝及其制造方法以及由這種晶片級封裝制造半導體器件的方法。
本發(fā)明的另一個更具體的目的是提供一種能提高制造效率并減少制造成本的晶片級封裝及其制造方法以及由這種晶片級封裝制造半導體器件的方法。
為了達到以上目的，根據(jù)本發(fā)明，晶片級封裝包括具有至少一個半導體芯片電路形成區(qū)域的半導體晶片，每個半導體芯片電路形成區(qū)域包括半導體芯片電路和多個芯片端子，芯片端子包括至少一個測試芯片端子和至少一個非測試芯片端子；至少一個電連接到至少一個非測試芯片端子的外部連接端子；至少一個提供在半導體晶片上的再分布導電條，再分布導電條的第一端連接到其中一個測試芯片端子，再分布導電條的第二端延伸到與其中一個芯片端子偏移的位置；至少一個提供在半導體芯片電路形成區(qū)域的外部區(qū)域中的測試構(gòu)件，再分布導電條的第二端連接到至少一個測試構(gòu)件；以及絕緣材料，覆蓋至少再分布導電條、至少一個外部連接端子以及至少一個測試構(gòu)件從絕緣材料中露出。
采用以上介紹的晶片級封裝，即使提供測試構(gòu)件，半導體芯片電路形成區(qū)域也不會變大。因此，與測試構(gòu)件提供在半導體芯片電路形成區(qū)域的結(jié)構(gòu)相比，每個個別化的半導體器件的尺寸很小。
此外，測試構(gòu)件提供在半導體芯片電路形成區(qū)域的外部區(qū)域中，分離為半導體器件時外部區(qū)域?qū)⒈怀ァＲ虼?，即使測試構(gòu)件提供在晶片級封裝上，也不會改變個別化的半導體器件的運行條件。
為了達到以上目的，公開了一種晶片級半導體器件，包括具有芯片電路形成區(qū)域的半導體晶片；提供在芯片電路形成區(qū)域的外部區(qū)域中的至少一個測試構(gòu)件；以及提供在半導體晶片上并連接至少一個測試構(gòu)件的線，和提供在一個芯片電路形成區(qū)域中的測試端子。
本發(fā)明的另一目的是提供一種以上介紹的晶片級封裝較容易的制造方法。為了達到以上目的，制造晶片級封裝的方法包括以下步驟a)制備具有至少一個半導體芯片電路形成區(qū)域的半導體晶片，每個半導體芯片電路形成區(qū)域提供有半導體芯片電路和多個芯片端子，至少一個芯片端子為測試芯片端子，并且至少一個為非測試芯片端子；b)提供包括在半導體晶片上有通孔的絕緣膜和形成在絕緣膜上的導電膜在內(nèi)的再分布層，膜形成為具有預定圖形的再分布導電條；c)在再分布層上提供外部連接端子和至少一個測試構(gòu)件，至少一個測試構(gòu)件提供在至少一個半導體芯片電路形成區(qū)域的外部區(qū)域，并借助至少一個再分布導電條連接到測試芯片端子；d)使用至少一個測試構(gòu)件測試至少一個半導體芯片電路；以及e)以外部連接端子和至少一個測試構(gòu)件的上部分從密封樹脂中露出的方式，在再分布層上提供密封樹脂。
采用以上介紹的方法，可以同時提供外部連接端子和測試構(gòu)件。此外，PT和FT可以同時進行。由此，可以簡化封裝制造工藝和測試工藝。
本發(fā)明的再一目的是提供一種使用以上介紹的晶片級封裝制造至少一個半導體器件的較容易的方法。
為了達到以上介紹的目的，半導體器件制造方法包括以下步驟a)制造如上所述的晶片級封裝，b)借助所述至少一個測試構(gòu)件，測試提供在至少一個半導體芯片電路形成區(qū)域中的至少一個半導體芯片電路；以及c)步驟b)之后，沿外部區(qū)域切割晶片級封裝，由此制造至少一個分立的半導體器件。
采用以上介紹的方法，可以同時提供外部連接端子和測試構(gòu)件。此外可以同時進行PT和FT。由此，可以簡化封裝制造工藝和測試工藝。
此外，當分離半導體器件時，測試構(gòu)件將被除去，由此不會改變個別化的半導體器件的操作條件。
本發(fā)明的又一目的是提供一種根據(jù)本發(fā)明的方法制造的半導體器件。
為了達到以上的目的，半導體器件包括半導體芯片；提供到半導體芯片的測試端子和非測試端子；以及連接到測試端子并延伸到電路形成區(qū)域外的線。
當結(jié)合附圖閱讀時，從下面詳細的說明中，本發(fā)明的其它目的和特征將變得很顯然。


圖1示出了本發(fā)明第一實施例的晶片級封裝的連接狀態(tài)圖。
圖2示出了沿線I-I截取的本發(fā)明第一實施例的晶片級封裝的部分剖面圖。
圖3示出了本發(fā)明第一實施例的晶片級封裝的平面圖。
圖4示出了本發(fā)明第二實施例的晶片級封裝的部分剖面圖。
圖5示出了本發(fā)明第三實施例的晶片級封裝的連接狀態(tài)圖。
圖6示出了本發(fā)明第四實施例的晶片級封裝的連接狀態(tài)圖。
圖7示出了本發(fā)明第五實施例的晶片級封裝的連接狀態(tài)圖。
圖8示出了本發(fā)明第六實施例的晶片級封裝的連接狀態(tài)圖。
圖9示出了本發(fā)明第七實施例的晶片級封裝的連接狀態(tài)圖。
圖10示出了本發(fā)明第八實施例的晶片級封裝的連接狀態(tài)圖。
圖11示出了本發(fā)明第九實施例的晶片級封裝的連接狀態(tài)圖。
圖12示出了本發(fā)明第十實施例的晶片級封裝的連接狀態(tài)圖。
圖13示出了本發(fā)明第十一實施例的晶片級封裝的連接狀態(tài)圖。
圖14示出了本發(fā)明第十二實施例的晶片級封裝的連接狀態(tài)圖。
圖15示出了本發(fā)明第十三實施例的晶片級封裝的連接狀態(tài)圖。
圖16為使用本發(fā)明一個實施例的晶片級封裝制造半導體器件的方法流程圖。
圖17A到17D示出了使用本發(fā)明一個實施例的晶片級封裝制造半導體器件的一個封裝制造工藝的剖面圖。
圖18示出了使用本發(fā)明一個實施例的晶片級封裝制造半導體器件的方法測試工藝的剖面圖。
圖19示出了使用本發(fā)明一個實施例的晶片級封裝制造半導體器件的方法切割工藝的剖面圖。
圖20示出了本發(fā)明第十四實施例的部分剖面圖。
下面參考附圖介紹本發(fā)明的原理和實施例。
圖1到3為本發(fā)明第一實施例的晶片級封裝10A的圖。圖1示出了晶片級封裝10A的連接狀態(tài)圖，圖2示出了晶片級封裝10A的連接狀態(tài)圖，圖3示出了晶片級封裝10A的連接狀態(tài)圖。
晶片級封裝10A可以用做未切割晶片，或可以切割為具有各半導體芯片電路的分立半導體器件40(圖19中示出)。
如圖2所示，晶片級封裝10A包括提供有外部連接端子14、再分布導電條15、測試端子16以及絕緣層17(絕緣材料)的半導體晶片11。
半導體晶片11例如為提供有多個半導體芯片電路形成區(qū)域12的硅襯底(下文稱做電路區(qū)域)。電路區(qū)域12提供有半導體芯片電路并且多個芯片端子13形成其上。芯片端子13連接到半導體芯片電路。由此，當信號和電源提供到芯片端子13時，半導體芯片電路將運行。
此外，多個芯片端子13可以根據(jù)它們的功能分為兩組。第一組包括直接影響半導體芯片電路操作的芯片端子，另一組包括僅用于測試半導體芯片電路的芯片端子。在以下說明中，后一組中的芯片端子(即，測試半導體芯片電路使用的芯片端子)將稱做測試芯片端子13A。除測試芯片端子13A以外的芯片端子將稱做非測試芯片端子13B。
外部連接端子14為將晶片級封裝10A或分立的半導體芯片40安裝在安裝板(未示出)上使用的端子。在本實施例中，外部連接端子14直接提供在非測試芯片端13B上，沒有提供在測試芯片端子13A上。因此，在本實施例中，外部連接端子14提供在對應于非測試芯片端子13B的位置處。將外部連接端子14提供為從半導體晶片11的上表面突出預定的量。通過如濺射、淀積和金屬電鍍等的技術(shù)提供外部連接端子14。
再分布導電條15由導電層制成，并在半導體晶片11的上表面上形成預定的圖形。再分布導電條15的一端連接到芯片端子13(13A)，而再分布導電條15的另一端連接到測試端子16。在剖面圖中，再分布導電條15看起來延伸到外部連接端子14，然而，從圖1中可以看出，實際上，外部連接端子14沒有連接到再分布導電條15。由此，通過在半導體晶片11上提供再分布導電條15，芯片端子13可以延伸到半導體晶片11上的需要位置。然后，在需要的位置處形成外部連接端子14或測試端子16。
由此，通過提供再分布導電條15，在端子的布局中可以有更大的自由度。也就是說，采用再分布導電條15，各端子13不僅可以延伸到電路區(qū)域12內(nèi)的位置，也可以延伸到電路區(qū)域12外的位置。下文中，電路區(qū)域12外的區(qū)域稱做外部區(qū)域18。
在本實施例中，如上所述，外部連接端子14直接形成在非測試芯片端子13B上。因此，再分布導電條15僅由測試芯片端子13A延伸出。此外，雖然沒有示出，絕緣膜提供在電路區(qū)域12的上部分，再分布導電條15形成在絕緣膜上。因此，即使再分布導電條15形成在電路區(qū)域12上，再分布導電條15和半導體芯片電路也不會短路。
測試端子16用于測試形成在電路區(qū)域12內(nèi)的半導體芯片電路。形成測試端子16，從而從半導體晶片11的上表面突出預定的量。按與外部連接端子14相同的方式，通過如濺射、淀積和金屬電鍍等的技術(shù)提供測試端子16。
此外，如圖2所示，構(gòu)形測試端子16使突起的高度和形狀與外部連接端子14相同。借助以上介紹的再分布導電條15，測試端子16連接到提供在電路區(qū)域12內(nèi)的測試芯片端子13A。因此，測試端子16為僅測試晶片級封裝10A使用的端子。
絕緣層17由具有預定厚度的例如SiO2等的絕緣材料制成。絕緣層17保護提供在電路區(qū)域12內(nèi)的半導體芯片電路、芯片端子13以及再分布導電條15。在本實施例中，絕緣層17提供在半導體晶片11的整個表面上，同時以上介紹的外部連接端子14和測試端子16由絕緣層17露出(或突出)。
因此，即使在半導體晶片11上提供絕緣層17之后，外部連接端子14和測試端子16也可以獲得與半導體芯片的電連接。
現(xiàn)在，介紹以上所述結(jié)構(gòu)的晶片級封裝10A的測試端子16的位置。如上所述，測試端子16借助再分布導電條15連接到測試芯片端子13A。此外，再分布導電條15不僅延伸到電路區(qū)域12內(nèi)的位置也延伸到外部區(qū)域18的位置。
本實施例的特征在于，再分布導電條15從電路區(qū)域12延伸到外部區(qū)域18，測試端子16提供在外部區(qū)域18內(nèi)。此外，當晶片級封裝10A用做分立半導體器件40時，在晶片級封裝10A上進行切割(劃線)工藝。測試端子16提供在要劃線(即，劃線區(qū)域)的位置上。在圖3中，劃線區(qū)域由虛線表示。
對于本實施例的晶片級封裝10A，每個測試芯片端子13A借助再分布導電條15從電路區(qū)域12延伸到外部區(qū)域18。然后，在外部區(qū)域18延伸出的端部，再分布導電條15提供有從絕緣層17露出的測試端子16。由此，即使在提供絕緣層17之后，也可以使用測試端子16。
由此，由于可以使用外部連接端子14和測試端子16進行測試，在提供絕緣層17之前進行的PT，和在提供絕緣層17之后進行的FT現(xiàn)在可以同時進行。因此，采用同時的全測試，測試工藝(制造工藝)可以簡化，制造成本可以降低。
此外，通過提供再分布導電條15，測試端子16提供在外部區(qū)域18內(nèi)(電路區(qū)域12外)。由此，即使提供測試端子16也不會增加電路區(qū)域12的面積。因此，可以減少分立半導體器件40的尺寸。
此外，提供測試端子16的外部區(qū)域18為使晶片級封裝10A個別化為半導體器件40時要除去的區(qū)域。因此，當分離半導體器件40時，測試端子16和外部區(qū)域18一起除去，不留在半導體器件40上。因此，即使測試端子16提供在晶片級封裝10A上，也不會改變個別化的半導體器件40的操作條件。
此外，在以上介紹的實施例中，測試端子16提供在劃線區(qū)域中(見圖3)。然而，測試端子16不僅可以提供在劃線區(qū)域內(nèi)的位置，也可以在劃線區(qū)域之外的外部區(qū)域18中的其它區(qū)域中(例如，半導體晶片11的周邊位置)。
下面介紹本發(fā)明的第二實施例。
圖4示出了本發(fā)明第二實施例的晶片級封裝10B的剖面圖。在圖4中，與圖1到3中示出的第一實施例的晶片級封裝10A相同的部件用相同的參考數(shù)字表示，并省略了詳細的介紹。這也適用于參考圖5到29介紹的每個實施例。
在第二實施例的晶片級封裝10B中，半導體晶片11提供有再分布層19。再分布層19提供有外部連接端子14、測試端子16以及密封樹脂22(絕緣材料)。
再分布層19包括再分布導電條15、絕緣膜20以及通孔21。絕緣膜20由例如SiO2等的絕緣材料制成，并提供有具有預定圖形的再分布導電條15。此外，絕緣膜20提供有通孔21。芯片端子13提供在電路區(qū)域12中，再分布導電條15借助通孔21電連接。
密封樹脂22可以是環(huán)氧型樹脂，可以例如通過模塑等形成在半導體晶片11的整個表面上。此外，以上介紹的外部連接端子14和測試端子16穿過所述密封樹脂22并向上突出，由此與外部部件電連接。此外，外部連接端子14借助通孔21連接到電路區(qū)域12中的芯片端子13，但為簡化起見所述結(jié)構(gòu)沒有在圖中示出。
以上結(jié)構(gòu)的晶片級封裝10B可以獲得與第一實施例晶片級封裝10A相同的效果。此外，在本實施例中，密封樹脂22由通常用做樹脂封裝材料的環(huán)氧型樹脂制成。因此，可以安全地保護半導體晶片11(半導體芯片電路、再分布導電條15等)，由此提高了晶片級封裝10B的可靠性。此外，密封樹脂22可以不必由環(huán)氧型樹脂制成，也可以由如聚酰亞胺等的其它樹脂制成。
下面介紹本發(fā)明的第三實施例。
圖5示出了本發(fā)明的第三實施例的晶片級封裝10C的連接狀態(tài)圖。參考圖1到3介紹的第一實施例的晶片級封裝10A涉及外部連接端子14直接形成在非測試芯片端子13B上。相反，本實施例的特征在于提供有電路區(qū)域12內(nèi)的內(nèi)部再分布導電條23，由此非測試芯片端子13B和外部連接端子14提供在相互偏移的位置。
由此，外部連接端子14的位置不需要對應于非測試芯片端子13B的位置。此外，由于非測試芯片端子13B和外部連接端子14提供在相互偏移的位置，由此可以更大自由度地設計電路區(qū)域12內(nèi)的半導體芯片電路的電路結(jié)構(gòu)。
下面介紹本發(fā)明的第四實施例。
圖6示出了本發(fā)明的第四實施例的晶片級封裝10D的連接狀態(tài)圖。本實施例晶片級封裝10D的特征在于熔絲24提供在延伸到外部區(qū)域18的其中一個再分布導電條15的中間位置處。熔絲24防止測試芯片端子13A和測試端子16之間過大的電源。其中一個測試芯片端子13A為電源端子，測試端子16連接到電源線42。
例如，當在晶片級封裝上進行老化試驗時，通常很難不受每個半導體芯片電路的制約提供電源線。在本實施例中，通過共享多個半導體芯片電路之間的電源線42，可以減少成本地進行老化試驗。
然而，當共享多個半導體芯片電路之間的電源線42時，如果半導體芯片有不良的DC特性(電源短路)，那么存在燒壞其它半導體芯片電路的危險。通過提供熔絲24，即使由于存在壞的半導體芯片電路造成過大的電源，熔絲24將斷開，由此可以防止其它正常半導體芯片電路不受損壞。
此外，由于熔絲24提供在外部區(qū)域18中，由此當分離為半導體器件40時被除去，熔絲24不會留在半導體器件40上。因此，即使提供熔絲24，也不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第五實施例。
圖7示出了本發(fā)明第五實施例的晶片級封裝10E的連接狀態(tài)圖。本實施例晶片級封裝10E的特征在于用形成于外部區(qū)域18中的公用線25連接提供給多個電路區(qū)域12的每一個的測試端子16。
采用這種結(jié)構(gòu)，通過將測試信號提供到其中一個測試端子16，借助公用線25測試信號可以同時提供到多個測試端子16。因此，可以減少互連的數(shù)量。此外，與各信號提供到每個測試端子16的結(jié)構(gòu)相比，提高了測試效率。
此外，公用線25提供在外部區(qū)域18中，由此當分立為半導體器件40時被除去。因此，即使公用線25提供在晶片級封裝10E上，也不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第六實施例。
圖8示出了本發(fā)明第六實施例的晶片級封裝10F的連接狀態(tài)圖。本實施例晶片級封裝10F的特征在于通過接合線26連接提供在半導體晶片11上的多個半導體芯片電路的非測試芯片端子13B。具體地，在圖8所示的實施例中，通過接合線26連接提供在電路區(qū)域12A中的芯片端子13C和提供在電路區(qū)域12B中的芯片端子13D。
一些非測試芯片端子13B將用于提高測試效率，并減少互連的數(shù)量。由此在測試期間所述非測試芯片端子13B可以保持連接。由此，通過接合線26連接所述非測試芯片端子13B(13C，13D)，可以提高測試效率，并減少互連的數(shù)量。
此外，接合線26提供在外部區(qū)域18中，由此當分離為半導體器件40時被除去。因此，即使接合線26提供在晶片級封裝10F上，也不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第七實施例。
圖9示出了本發(fā)明第七實施例的晶片級封裝10G的連接狀態(tài)圖。本實施例晶片級封裝10G的特征在于公用線25提供在外部區(qū)域18中，再分布導電條15連接到這些公用線25。此外，測試焊盤27提供在部分公用線25上。提供測試焊盤27從絕緣層17中(或密封樹脂22)露出。
采用以上介紹的結(jié)構(gòu)，借助公用線25連接對應于多個電路區(qū)域12的多個再分布導電條15。由此通過向測試焊盤27提供測試信號，借助公用線25測試信號可以同時提供到多個半導體芯片電路。因此，可以減少互連的數(shù)量。此外，由于不需要提供用于每個半導體芯片端子的測試端子16，因此可以簡化晶片級封裝10G的結(jié)構(gòu)和制造工藝。
下面介紹本發(fā)明的第八實施例。
圖10示出了本發(fā)明第八實施例的晶片級封裝10H的連接狀態(tài)圖。本實施例晶片級封裝10H的特征在于具有不同功能的多個單元28、29提供在電路區(qū)域12中。此外，再分布導電條15從單元28、29的每個或多個組合中延伸到外部區(qū)域18。在設置在外部區(qū)域18的端部，再分布導電條15提供有測試端子16。
具體地，在本實施例中，電路區(qū)域12提供有邏輯部分(LOGIC)28和隨機存取存儲器部分(RAM)29。LOGIC 28和RAM 29通過內(nèi)部連接30連接。此外，LOGIC 28提供有外部連接端子14連接其上的芯片端子(未示出)。具有如DRAM和LOGIC等不同性質(zhì)或功能的單元的混合結(jié)構(gòu)的半導體器件稱做系統(tǒng)LSI器件。近來，作為較高密度和較高性能半導體器件的結(jié)果，使用了越來越多的系統(tǒng)LSI器件。然而，很難分別地測試提供在系統(tǒng)LSI器件中的單元。
這是由于這些單元通過相同電路區(qū)域12中的內(nèi)部連接30互連，由此存在不能由外部連接端子14直接存取的單元。例如，在本實施例的結(jié)構(gòu)中，通過內(nèi)部連接30連接LOGIC 28和RAM 29，外部連接端子14作為到LOGIC 28的存取端子。由此，RAM 29不能通過外部連接端子14直接存取。
現(xiàn)在總體上介紹系統(tǒng)LSI器件。LOGIC 28借助內(nèi)部連接30存取RAM 29，由此獲取RAM 29中的處理數(shù)據(jù)。然后，如此得到的數(shù)據(jù)從外部連接端子14輸出。因此，采用現(xiàn)有技術(shù)的系統(tǒng)LSI結(jié)構(gòu)，不能直接存取RAM 29。換句話說，在現(xiàn)有技術(shù)中不能單獨地測試RAM 29。
然而，采用本實施例的結(jié)構(gòu)，可以單獨地測試RAM 29。再分布導電條15離開RAM 29延伸到外部區(qū)域18，測試端子16提供在再分布導電條15上。由此，能測試為不能直接連接到外部連接端子14的單元的RAM 29。
因此，由于現(xiàn)在可以測試RAM 29，因此可以提高測試的可靠性。此外，當將晶片級封裝10H切割成分立的半導體器件40時將除去再分布導電條15和測試端子16。因此，不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第九實施例。
圖11示出了本發(fā)明第九實施例的晶片級封裝10I的連接狀態(tài)圖。本實施例晶片級封裝10I包括老化測試電路32(內(nèi)建自測試BIST)。再分布導電條15從BIST 32延伸到外部區(qū)域18。測試端子16提供在外部區(qū)域18中的再分布導電條15上。
BIST 32在主電路部分31上進行測試，由此可以僅讀出測試芯片端子13A的測試結(jié)果。然而，作為BIST 32的輸入/輸出端的測試芯片端子13A僅用在PT(或不能用在FT)中，因為晶片封裝之后，測試芯片端子13A不能留做外部連接端子。
相反，采用本實施例，作為晶片封裝之后BIST 32的輸入/輸出端的測試芯片端子13A借助測試端子16和再分布導電條15存取。由此，可以在FT中進行使用BIST 32的測試。由此，PT不再象過去那樣是必需的，由此可以僅進行FT不進行PT地進行測試(全測試)。
下面介紹本發(fā)明的第十實施例。
圖12示出了本發(fā)明第十實施例的晶片級封裝10J的連接狀態(tài)圖。本實施例晶片級封裝10J的特征在于專門用于老化試驗32A的電路(下文稱做BI電路32A)提供在外部區(qū)域18中。
具體地，再分布導電條15由電路區(qū)域12中的測試芯片端子13A提供到外部區(qū)域18。再分布導電條15連接到BI電路32A。如上所述，BI電路32A和再分布導電條15提供在外部區(qū)域18中。此外，測試端子16可以直接提供在BI電路32A上。
現(xiàn)在介紹對晶片級封裝和標準晶片(這里晶片級封裝和標準晶片稱做晶片)進行全測試。在現(xiàn)有技術(shù)中，通常不在將晶片分立為半導體器件之前進行對晶片的全測試。原因之一是很難在未切割的半導體晶片上進行老化試驗。換句話說，采用目前可利用的觸點，很難接觸提供在晶片上每個半導體芯片端子上的全部多個端子(外部連接端子14和測試端子16)。也是由于在晶片上提供有幾萬個端子，由此端子間距很窄。
為了減小所述問題，進行嘗試將BI電路32A引入電路區(qū)域12，然后接觸幾個端子(接觸老化電路的老化端子)。然而，采用將BI電路32A引入在電路區(qū)域12內(nèi)的現(xiàn)有技術(shù)的晶片級封裝，老化端子將和外部連接端子14一起留在半導體器件40中，由此產(chǎn)生和以上相同的問題。
然而，對于本實施例的結(jié)構(gòu)，再分布導電條15從BI電路32A延伸到外部區(qū)域18。作為老化端子的測試端子16提供在外部區(qū)域中的再分布導電條15上，由此可以借助測試端子16存取BI電路32A。由此，提供絕緣層17(密封樹脂22)之后可以形成BI電路32A。
因此，可以在晶片級封裝10I上進行老化試驗，由此試驗的可靠性增加。此外，當分離為半導體器件40時將除去測試端子16，不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第十一實施例。
圖13示出了本發(fā)明第十一實施例的晶片級封裝10K的平面圖。本實施例晶片級封裝10K的特征在于在半導體晶片11的外部區(qū)域18中提供測試歷史記錄部分33(測試歷史存儲)。
借助提供在外部區(qū)域18中專門用于記錄的再分布導電條15，測試歷史記錄部分33連接到半導體晶片11上的所有半導體芯片電路。此外，測試歷史記錄部分33還提供有存取端子34(輸入/輸出端子)。
存取端子34從在半導體晶片11上形成的絕緣層17(密封樹脂22)中向上突出，由此提供絕緣層17(密封樹脂22)之后可以存取測試歷史記錄部分33。通過存取測試歷史記錄部分33，可以存儲/取回如測試歷史和壞半導體芯片電路的位置等測試數(shù)據(jù)。
對于提供有絕緣層17或密封樹脂22的晶片級封裝10K，整個半導體晶片11由樹脂(在許多情況中為黑樹脂)覆蓋。由此，很難進行直觀檢查。此外，由于半導體芯片電路提供在高密度的半導體晶片11上，因此很難印上字母或編碼表示晶片級封裝10K周邊部分上的大量測試歷史信息。
然而，對于測試歷史記錄部分33，可以容易地寫入/讀出大量的測試歷史信息。由此，可以提高測試的效率和準確性。此外，由于測試歷史記錄部分33提供在外部區(qū)域18，當分離為半導體器件40時將被除去。由此，不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第十二實施例。
圖14示出了本發(fā)明第十二實施例的晶片級封裝10L的連接狀態(tài)圖。本實施例晶片級封裝10L提供有測試半導體晶片11上外部區(qū)域18上半導體芯片電路的測試支撐元件36。此外，借助公用線25，連接到提供在電路區(qū)域12中的測試芯片元件13A的再分布導電條15與測試支撐元件36連接。
測試支撐元件36可以是如測試LSI電路或電阻等的電子元件。采用測試支撐元件36，可以提高晶片級測試的效率。此外，由于測試芯片端子13A和測試支撐元件36之間的距離縮短，因此進行高頻測試時很有利。
此外，由于測試支撐元件36和公用線25提供在外部區(qū)域中，當分離為半導體器件40時將被除去。由此，不會改變半導體器件40的運行條件。
下面介紹本發(fā)明的第十三實施例。
圖15示出了本發(fā)明第十三實施例的晶片級封裝10M的連接狀態(tài)圖。本實施例晶片級封裝10M的特征在于測試端子16和虛擬端子38提供在具有預定規(guī)則的識別區(qū)域37，由此可以識別。
識別區(qū)域37提供在半導體晶片11的外部區(qū)域18中，借助再分布導電條15，測試端子16連接到對應的電路區(qū)域12。此外，虛擬端子38不連接到再分布導電條15，但與測試端子16形狀相同，并從絕緣層17(密封樹脂22)中露出。
如上所述，很難直觀檢查帶有絕緣層17或密封樹脂22的晶片級封裝10K。然而，測試端子16和虛擬端子38以指示半導體晶片11的特性(例如，索引標記、型號編碼、產(chǎn)品批號)的預定的規(guī)則排列，并從絕緣層17(密封樹脂22)中露出。因此可以通過觀察測試端子16和虛擬端子38的位置可以識別半導體晶片11，由此可以對不適合直觀檢查的晶片級封裝10M進行標識工藝。
此外，當分離為半導體器件40時除去有識別功能的測試端子16和虛擬端子38。因此，不會改變半導體器件40的運行條件。此外，如果通過觀察測試端子16的位置就可以識別，那么不總是需要提供虛擬端子38。
下面介紹本發(fā)明的第十四實施例。
圖20示出了本發(fā)明第十四實施例的晶片級封裝10N的剖面圖。在晶片級封裝10A到10M中，在再分布導電條15上提供絕緣層17或密封樹脂22，然而晶片級封裝10N不提供絕緣材料(絕緣層17、密封樹脂22等)。注意絕緣膜提供在半導體芯片電路和再分布導電條15之間。
然而，對于所述介紹的結(jié)構(gòu)，再分布導電條15總是露在外面，由此測試端子16可以形成在從電路12露出的再分布導電條15上。由此，制造晶片級封裝10N之后可以測試每個半導體芯片電路。
然而，如上所述，優(yōu)選用戶不使用的端子不提供在電路區(qū)域12中。由此，代替測試端子16，能夠連接到測試接觸41的平坦連接焊盤可以提供在電路區(qū)域12中(參見圖18)。然而，為了正確連接測試接觸，連接焊盤必須有某個面積。然后，對于這種結(jié)構(gòu)，電路區(qū)域12的面積將變得太大。
相反，對于本實施例的晶片級封裝10N，測試期間使用的芯片端子13借助再分布導電條15延伸到電路區(qū)域12外的位置，同時提供在再分布導電條15上的測試端子16由此延伸出。因此，即使提供測試端子，電路區(qū)域12也不會變得太大。因此，與測試端子提供在電路區(qū)域12中的結(jié)構(gòu)相比，電路區(qū)域12可以有效地使用，由此當分離時，每個半導體器件40變得很小。
此外，測試端子16提供在分離為半導體器件40時要除去的位置，由此測試端子16不會留在分立的半導體器件40上。因此，即使測試端子16提供在晶片級封裝10N上，也不會改變半導體器件40的運行條件。
下面介紹使用本發(fā)明一個實施例的晶片級封裝制造半導體器件的方法(下文稱做半導體器件的制造方法)。
下面參考圖16到19介紹半導體器件的制造方法。圖16示出了半導體器件制造方法的流程圖，圖17A到19示出了半導體器件制造方法的詳細圖。
如圖16所示，本實施例的半導體器件的制造方法包括封裝制造工藝(步驟1)、測試工藝(步驟2)以及切割工藝(步驟3)。
在封裝制造工藝(步驟1)中，制造了圖4示出的第二實施例的晶片級封裝10B。在測試工藝(步驟2)中，借助測試端子16和外部連接端子14，可以測試半導體芯片電路提供在晶片級封裝10B。在切割工藝(步驟3)中，切割晶片級封裝10B的外部區(qū)域18(劃線區(qū)域)，由此制造分立的半導體器件40。下面詳細地介紹每個工藝。
圖17A到17D示出了制造晶片級封裝10B的封裝制造工藝(步驟1)的圖。為了制造晶片級封裝10B，首先如圖17A所示，制備提供有電路區(qū)域12的半導體晶片11。
然后，如圖17B所示，具有預定厚度的絕緣膜20(SiO2膜)提供在半導體晶片11上。此外，使用光刻技術(shù)，在絕緣膜20中形成小孔。然后，通過電鍍(或通過如淀積和淀積等的其它薄膜形成技術(shù))在絕緣膜20上形成導電膜。此外，通過腐蝕形成具有預定圖形的再分布導電條15。
當提供導電材料時，一些導電材料將引入到以上介紹的小孔中，由此形成通孔21。此外，通孔21的下端電連接到提供在電路區(qū)域中的芯片端子13(13A)，上端電連接到再分布導電條15。由此，再分布層19形成在半導體晶片11上。
然后，如上所述提供再分布層19之后，形成如圖17C所示的外部連接端子14和測試端子16。如上所述，同時形成外部連接端子14和測試端子16，因為它們的形狀相同。因此，根據(jù)同時形成外部連接端子14和測試端子16的情況介紹本實施例。
具體地，使用在對應于外部連接端子14和測試端子16的位置處有開口的掩模，通過電鍍(或通過如淀積和淀積等的其它薄膜形成技術(shù))生長外部連接端子14和測試端子16?？梢酝ㄟ^控制電鍍時間調(diào)節(jié)端子14、16的高度。由此，在本實施例中，由于同時形成外部連接端子14和測試端子16，與在分別的步驟中形成端子14、16的結(jié)構(gòu)相比，可以簡化制造工藝。
在本實施例中，外部連接端子14直接形成在提供在半導體芯片電路上的芯片端子13B上，測試端子16形成在再分布導電條15上。此外，測試端子16形成在電路區(qū)域12外的位置處，即外部區(qū)域18中。
按以上介紹的方式形成外部連接端子14和測試端子16之后，半導體晶片11安裝在模具(未示出)中，進行樹脂模塑工藝。由此，如圖17D所示，密封樹脂22形成在半導體晶片11上。如上所述，密封樹脂22可以由環(huán)氧型樹脂制成。
當形成密封樹脂22時，進行模塑工藝，由此外部連接端子14和測試端子16的預定上部分從密封樹脂22中露出。因此，即使已提供了密封樹脂22(絕緣材料)，也可以借助外部連接端子14和測試端子16存取半導體芯片電路。
由此，通過進行以上介紹的工藝，制造晶片級封裝10B。
封裝制造工藝(步驟1)之后為測試工藝(步驟2)。圖18示出了測試工藝。
在測試工藝中，連接到半導體器件測試器(未示出)的測試接觸器41與從密封樹脂22中露出的外部連接端子14和測試端子16接觸。然后，同時進行現(xiàn)有技術(shù)中在分別步驟中進行的PT和FT。
也就是說，在本實施例中，已提供密封樹脂22(絕緣材料)之后，可以使用連接到測試芯片端子13A的測試端子16。因此，可以使用外部連接端子14和測試端子16進行測試。由此，在現(xiàn)有技術(shù)中提供密封樹脂22之前進行的PT和提供密封樹脂22之后進行的FT(即，全測試)可以同時進行。因此，外部連接端子14提供的間距比在晶片上進行的PT提供的大。因此，在測試期間可以減小連接到外部連接端子14的接觸器的準確性。由此，更容易進行接觸。
在圖18示出的實施例中，連接到外部連接端子14和測試端子16的接觸器顯示為探針型接觸器，但也可以使用薄膜接觸器。
當和圖13所示的第十一實施例的晶片級封裝10K中一樣提供測試歷史記錄部分33時，由以上介紹的測試得到的信息存儲在測試歷史記錄部分33中。
此外，當晶片級封裝10B用做未切割半導體晶片時，省略了以后將介紹的切割工藝(步驟3)，晶片級封裝10B安裝在安裝板上。
以上介紹的封裝制造工藝(步驟1)和測試工藝(步驟2)之后接切割工藝(步驟3)。如圖19所示，在切割工藝中，借助劃片機39切割和除去外部區(qū)域18。由此形成分立的半導體器件40。
劃片機39的切割位置(劃線)在圖3中的虛線顯示的外部區(qū)域18。此外，使用劃片機39的切割工藝之后，從上面看到的半導體器件40的尺寸基本與電路區(qū)域12的尺寸相同。也就是說，如此制造的半導體器件40為實際芯片尺寸封裝。
由于劃片機39沿外部區(qū)域18和本實施例中的部件切割區(qū)域切割，因此切割工藝期間除去提供在外部區(qū)域18中的再分布導電條15和測試端子16。根據(jù)本實施例的結(jié)構(gòu)，與提供分別的工藝除去部件15、16的結(jié)構(gòu)相比，制造工藝得到簡化。
此外，由于再分布導電條15和測試端子16將不留在分立的半導體器件40上，因此可以減小半導體器件40的尺寸。再分布導電條15和測試端子16的存在不會改變半導體器件40的運行條件。
現(xiàn)已介紹了晶片級封裝10B的本實施例的制造方法。然而，也可以使用大體相同的制造方法制造第一和第三到十三實施例的晶片級封裝10A、10C到10M，并且可以獲得相同的效果。
此外，對于每個實施例的晶片級封裝10A、10C到10M，提供在外部區(qū)域18上的部件將在切割工藝中除去。因此，所述部件的存在不會改變半導體器件40的運行條件。
此外，本發(fā)明不限于這些實施例，可以不脫離本發(fā)明的范圍進行修改和變形。
本申請基于1998年12月28日申請的日本優(yōu)選權(quán)申請No.10-374804，其整個內(nèi)容在這里作為參考引入。
權(quán)利要求
1.一種晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)，特征在于包括具有至少一個半導體芯片電路形成區(qū)域(12)的半導體晶片(11)，每個半導體芯片電路形成區(qū)域(12)包括半導體芯片電路和多個芯片端子(13，13A，13B)，所述芯片端子(13，13A，13B)包括至少一個測試芯片端子(13A)和至少一個非測試芯片端子(13B)；至少一個電連接到所述至少一個非測試芯片端子(13B)的外部連接端子(14)；至少一個提供在所述半導體晶片(11)上的再分布導電條(15)，所述再分布導電條(15)的第一端連接到其中一個所述測試芯片端子(13A)，所述再分布導電條(15)的第二端延伸到與所述一個所述芯片端子(13，13A，13B)偏移的位置；至少一個提供在所述半導體芯片電路形成區(qū)域(12)的外部區(qū)域(18)中的測試構(gòu)件(16；27；33；36)，所述再分布導電條(15)的所述第二端連接到所述至少一個測試構(gòu)件(16；27；33；36)；以及絕緣材料(17；19，20)，覆蓋至少所述再分布導電條(15)，所述至少一個外部連接端子(14)以及所述至少一個測試構(gòu)件(16；27；33；36)從所述絕緣材料(17；19，20)中露出。
2.根據(jù)權(quán)利要求1的晶片級封裝(10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)，還包括提供在所述絕緣材料(17；19，20)上的密封樹脂(22)，使所述外部連接端子(14)和所述至少一個測試構(gòu)件(16；27；33；36)的上部分從所述密封樹脂(22)中露出。
3.根據(jù)權(quán)利要求1的晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)，特征在于所述至少一個外部連接端子(14)提供在所述半導體芯片電路形成區(qū)域(12)內(nèi)與所述至少一個非測試芯片端子(13B)偏移的位置處，以此方式使所述至少一個外部連接端子(14)和所述至少一個非測試端子通過內(nèi)部的再分布導電條(15)電連接。
4.根據(jù)權(quán)利要求1的晶片級封裝(10D)，特征在于還包括提供在所述外部區(qū)域(18)中、在所述測試芯片端子(13A)與所述至少一個測試構(gòu)件(16；27；33；36)之間的過量電源保護元件。
5.根據(jù)權(quán)利要求1的晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10M；10N)，特征在于所述至少一個測試構(gòu)件(16；27；33；36)包括至少一個分別對應于所述至少一個半導體芯片電路形成區(qū)域(12)的測試端子(16)，所述測試端子提供在所述外部區(qū)域(18)中。
6.根據(jù)權(quán)利要求1的晶片級封裝(10E)，特征在于所述至少一個測試構(gòu)件(16；27；33；36)包括多個分別對應于多個所述半導體芯片電路形成區(qū)域(12)的測試端子(16)，和至少一個連接所述測試端子(16)的公用線，所述測試端子(16)和所述公用線(25)提供在所述外部區(qū)域(18)中。
7.根據(jù)權(quán)利要求1的晶片級封裝(10E；10G；10L)，還包括提供在所述外部區(qū)域(18)中的至少一個公用線(25)，多個所述再分布導電條(15)從連接到所述公用線(25)的多個所述半導體芯片電路形成區(qū)域(12)中延伸出，特征在于所述至少一個測試構(gòu)件(16；27；33；36)包括提供在部分所述公用線(25)上并從所述絕緣材料(17；19，20)中露出的測試焊盤(27)。
8.根據(jù)權(quán)利要求1的晶片級封裝(10H)，特征在于還包括具有不同功能并提供在所述半導體芯片電路形成區(qū)域(12)中的多個單元(28，29)，所述至少一個再分布導電條(15)的第一端連接到所述單元(28，29)的一個或其組合，所述至少一個再分布導電條(15)的第二端連接到所述至少一個測試構(gòu)件(16；27；33；36)。
9.根據(jù)權(quán)利要求1的晶片級封裝(10I)，特征在于還包括在所述半導體芯片電路形成區(qū)域(12)中引入的測試用電路(32)，所述至少一個再分布導電條(15)的第一端連接到所述測試用電路，所述至少一個再分布導電條(15)的第二端連接到所述至少一個測試構(gòu)件(16；27；33；36)。
10.根據(jù)權(quán)利要求1的晶片級封裝(10J)，還包括提供在所述外部區(qū)域(18)中的測試用電路(32A)，特征在于所述至少一個測試構(gòu)件(16；27；33；36)提供在測試用電路上或從測試用電路(32A)延伸出的再分布導電條(15)上。
11.根據(jù)權(quán)利要求1的晶片級封裝(10K)，特征在于還包括測試歷史記錄部分(33)，提供在所述外部區(qū)域(18)中并連接到多個所述再分布導電條(15)的所述第二端；以及從所述測試歷史記錄部分寫入/讀出的輸入/輸出端(34)，所述輸入/輸出端(34)從所述絕緣材料(17；19，20)露出。
12.根據(jù)權(quán)利要求1的晶片級封裝(10L)，還包括所述外部區(qū)域(18)中的公用線(25)，多個所述再分布導電條(15)從連接到所述公用線(25)的多個所述半導體芯片電路形成區(qū)域(12)延伸出，特征在于所述至少一個測試構(gòu)件(16；27；33；36)包括提供在部分所述公用線(25)上的測試支撐元件(36)，用于測試所述半導體芯片電路。
13.根據(jù)權(quán)利要求1的晶片級封裝(10M)，特征在于所述至少一個測試構(gòu)件(16；27；33；36)包括以所述半導體晶片(11)可以從所述測試端子的所述位置識別出的方式用預定的規(guī)則提供的多個測試端子(16)。
14.一種晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)的制造方法，特征在于包括以下步驟a)制備具有至少一個半導體芯片電路形成區(qū)域(12)的半導體晶片(11)，每個半導體芯片電路形成區(qū)域(12)提供有半導體芯片電路和多個芯片端子(13，13A，13B)，至少一個所述芯片端子(13，13A，13B)為測試芯片端子(13A)，并且至少一個為非測試芯片端子(13B)；b)提供包括在半導體晶片(11)上有通孔的絕緣膜(19，20)和形成在所述絕緣膜(19，20)上的導電膜在內(nèi)的再分布層，所述膜(19，20)形成為具有預定圖形的再分布導電條(15)；c)在所述再分布層上提供外部連接端子(14)和至少一個測試構(gòu)件(16；27；33；36)，所述至少一個測試構(gòu)件(16；27；33；36)提供在所述至少一個半導體芯片電路形成區(qū)域(12)的外部區(qū)域(18)，并借助至少一個所述再分布導電條(15)連接到所述測試芯片端子(13A)；d)使用所述至少一個測試構(gòu)件(16；27；33；36)測試所述至少一個半導體芯片電路。
15.根據(jù)權(quán)利要求14的晶片級封裝(10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)的制造方法，特征在于還包括步驟e)以所述外部連接端子(14)和所述至少一個測試構(gòu)件(16；27；33；36)的上部分從所述密封樹脂(22)中露出的方式，在所述再分布層(19)上提供密封樹脂(22)。
16.一種使用晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)制造半導體器件的方法，特征在于包括以下步驟a)制造晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)，該晶片級封裝包括具有至少一個半導體芯片電路形成區(qū)域(12)的半導體晶片(11)，每個半導體芯片電路形成區(qū)域包括半導體芯片電路和多個芯片端子(13，13A，13B)，所述芯片端子(13，13A，13B)包括至少一個測試芯片端子(13A)和至少一個非測試芯片端子(13B)；至少一個電連接到所述至少一個非測試芯片端子(13B)的外部連接端子(14)；至少一個提供在所述半導體晶片(11)上的再分布導電條(15)，所述再分布導電條(15)的第一端連接到其中一個所述測試芯片端子(13A)，所述再分布導電條(15)的第二端延伸到與所述一個所述芯片端子(13，13A，13B)偏移的位置；以及至少一個提供在所述半導體芯片電路形成區(qū)域(12)的外部區(qū)域(18)中的測試構(gòu)件(16；27；33；36)，所述再分布導電條(15)的所述第二端連接到所述至少一個測試構(gòu)件(16；27；33；36)，b)使用所述至少一個測試構(gòu)件(16；27；33；36)，測試提供在所述至少一個半導體芯片電路形成區(qū)域(12)中的至少一個半導體芯片電路；以及c)所述步驟b)之后，沿所述外部區(qū)域(18)切割所述晶片級封裝，由此制造至少一個分立的半導體器件。
17.權(quán)利要求16的使用晶片級封裝(10A；10B；10C；10D；10E；10F；10G；10H；10I；10J；10K；10L；10M；10N)制造半導體器件的方法，特征在于在所述步驟a)中，所述外部連接端子(14)和所述至少一個測試構(gòu)件(16；27；33；36)同時制造。
18.權(quán)利要求16的使用晶片級封裝制造半導體器件的方法，特征在于在所述步驟c)中，同時除去提供在所述外部區(qū)域(18)中的結(jié)構(gòu)，特別是所述至少一個測試構(gòu)件(16；27；33；36)。
19.一種晶片級半導體器件，特征在于包括具有芯片電路形成區(qū)域(12)的半導體晶片(11)；提供在芯片電路形成區(qū)域(12)的外部區(qū)域(18)中的至少一個測試構(gòu)件(16；27；33；36)；以及提供在半導體晶片(11)上并連接至少一個測試構(gòu)件(16；27；33；36)的線(15)，和提供在一個芯片電路形成區(qū)域(12)中的測試端子。
20.一種半導體器件，特征在于包括半導體芯片；提供到半導體芯片的測試端子(13A)和非測試端子(13B)；以及連接到測試端子(13A)并延伸到電路形成區(qū)域(12)外的線(15)。
全文摘要
晶片級封裝,電路形成區(qū)域包括提供有測試芯片端子和非測試芯片端子的半導體芯片;至少一個外部連接端子,至少一個再分布導電條;至少一個測試構(gòu)件,以及絕緣材料。再分布導電條)的第一端連接到一個測試芯片端子,第二端延伸到與其中一個芯片端子偏移的位置。測試構(gòu)件提供在電路形成區(qū)域的外部區(qū)域中,再分布導電條的第二端連接到至少一個測試構(gòu)件。
文檔編號H01L23/58GK1259767SQ99127780
公開日2000年7月12日 申請日期1999年12月28日 優(yōu)先權(quán)日1998年12月28日
發(fā)明者丸山茂幸 申請人:富士通株式會社