專(zhuān)利名稱(chēng)：具有電流增益的單一多晶硅dram存儲(chǔ)單元及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種DRAM存儲(chǔ)單元及其制造方法，特別是涉及一種具有電流增益的單一多晶硅層DRAM存儲(chǔ)單元及其制造方法。
最常用的DRAM存儲(chǔ)單元結(jié)構(gòu)是單一晶體管單一電容器。這種DRAM存儲(chǔ)單元結(jié)構(gòu)通常需要沉積三層導(dǎo)電多晶硅層一層作為晶體管的柵極，一層作為電容器的下電極，第三層則作為電容器的上電極。這種較為復(fù)雜的現(xiàn)代DRAM存儲(chǔ)單元的制作過(guò)程將與只使用單一多晶硅層的標(biāo)準(zhǔn)邏輯區(qū)制作工藝在實(shí)際上無(wú)法配合。
但是，為了要達(dá)到制作將存儲(chǔ)區(qū)與邏輯區(qū)做在同一片芯片上的“單一芯片系統(tǒng)”元件的目的，發(fā)展與邏輯區(qū)可相容的DRAM存儲(chǔ)單元結(jié)構(gòu)是很重要的。有一些現(xiàn)有技術(shù)試著設(shè)計(jì)不需借助電容器也可以存儲(chǔ)信號(hào)的DRAM存儲(chǔ)單元。這樣的DRAM存儲(chǔ)單元在1997年的超大規(guī)模集成(VLSI)科技報(bào)導(dǎo)摘要研討會(huì)中由Mukai等人發(fā)表的“用于邏輯兼容高密DRAMs的新型增益合并單元”(“A Novel Merged Gain Cell for LogicCompatible High Density DRAMs”)中已被揭露出來(lái)。Mukai等人所提供的參考數(shù)據(jù)中揭露的DRAM存儲(chǔ)單元顯示了一種分別于n井中和p井中形成n+區(qū)域與p+區(qū)域的單一晶體管結(jié)構(gòu)。雖然Mukai等人所提出的DRAM存儲(chǔ)單元結(jié)構(gòu)可以解決一些埋入式DRAM的問(wèn)題，但是為了確保這種被提出的DRAM存儲(chǔ)單元結(jié)構(gòu)能正確地運(yùn)作，這種DRAM存儲(chǔ)單元結(jié)構(gòu)的制造過(guò)程必須要很精確。另外，這種制造過(guò)程也相當(dāng)復(fù)雜。
本發(fā)明的目的在于提供一種具有電流增益的單一多晶硅DRAM存儲(chǔ)單元及其制造方法，以便與邏輯區(qū)一起制作。
本發(fā)明的目的是這樣實(shí)現(xiàn)的，即提供一種制造單一多晶硅DRAM存儲(chǔ)單元的方法，包括下列步驟在一硅基底中形成一個(gè)深的n井；在該深的n井中形成一個(gè)p井；形成一個(gè)柵極結(jié)構(gòu)，覆蓋并跨越該深的n井與該p井，其中，該柵極結(jié)構(gòu)是由一薄的柵極氧化層與一導(dǎo)電層堆疊而成；以及緊鄰該p井與該柵極結(jié)構(gòu)，形成一個(gè)n+區(qū)域。
本發(fā)明另一方面還提供一種單一多晶硅DRAM存儲(chǔ)單元，包括一位于一硅基底中的深的n井；一位于該深n井中的p井；一柵極結(jié)構(gòu)，其覆蓋并跨越該深的n井以及該p井，該柵極結(jié)構(gòu)包括一薄柵極氧化層和一導(dǎo)電層；以及一n+區(qū)域，其位于該p井中，并與該柵極結(jié)構(gòu)的側(cè)邊相接。
為使本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一優(yōu)選實(shí)施例，并配合附圖作詳細(xì)說(shuō)明。附圖中

圖1至圖4為依照本發(fā)明的一優(yōu)選實(shí)施例的一種制作DRAM存儲(chǔ)單元的流程剖視圖；圖5為依照本發(fā)明的一優(yōu)選實(shí)施例所完成的一種DRAM存儲(chǔ)單元；圖6為一行DRAM存儲(chǔ)單元在歸零操作時(shí)的電路圖；圖7為圖6中的一行DRAM存儲(chǔ)單元的集成電路俯視圖。
本發(fā)明將配合附圖加以說(shuō)明。首先，本發(fā)明中一種制造DRAM存儲(chǔ)單元的方法將配合圖1至圖4加以說(shuō)明，而DRAM存儲(chǔ)單元的操作則將配合圖5加以說(shuō)明。
請(qǐng)參照?qǐng)D1，提供一硅基底以制作本發(fā)明的DRAM存儲(chǔ)單元，此基底比如是具有<100>晶格排列的p型基底。以現(xiàn)有的掩模及氧化步驟形成場(chǎng)氧化層101，形成的方法比如以光刻方式構(gòu)成場(chǎng)氧化層101的區(qū)域并以干式蝕刻法蝕刻氮化硅層與二氧化氮層。移除光致抗蝕劑層并清洗基底之后，在有氧蒸氣的環(huán)境中以約850℃至1050℃的溫度使場(chǎng)氧化層101的厚度成長(zhǎng)到大約4000埃至6000埃。形成場(chǎng)氧化層101之后，以熱磷酸溶液移除氮化硅層，并以緩沖氟化氫溶液移除二氧化硅層。將場(chǎng)氧化層101之間的區(qū)域構(gòu)成為主動(dòng)區(qū)域，即為之后形成DRAM存儲(chǔ)單元的地方。
之后，以現(xiàn)有的掩模、離子植入以及離子趨入步驟在有源區(qū)域下方形成一個(gè)深的n井103，深的n井103優(yōu)選的深度約為3微米，而優(yōu)選的摻雜濃度則大約為1016/cm3。接著，再以現(xiàn)有的掩模及離子植入技術(shù)在深的n井103中形成一個(gè)p井105，p井105優(yōu)選的深度為1.5微米，而優(yōu)選的摻雜濃度則大約為1017/cm3。
之后，在場(chǎng)氧化層101之間形成一個(gè)與現(xiàn)有設(shè)計(jì)相同并且包含一層?xùn)艠O氧化層109與一層導(dǎo)電層111的柵極結(jié)構(gòu)107。柵極結(jié)構(gòu)107跨越了深的n井103中的p井105的側(cè)邊，換句話(huà)說(shuō)，p井105延伸并終止于柵極結(jié)構(gòu)107的下方。
請(qǐng)參照?qǐng)D2，如上所述，柵極結(jié)構(gòu)107具有現(xiàn)有的外型，并且是以沉積或成長(zhǎng)法形成薄的柵極氧化層109，緊接著以化學(xué)氣相沉積法形成多晶硅層111所形成的。薄的柵極氧化層109的厚度以小于100埃為佳，以利用柵極誘發(fā)漏極遺漏電流(Gate-induced Drain Leakage-GIDL)效應(yīng)的優(yōu)點(diǎn)，接著再以現(xiàn)有的光刻蝕刻法形成柵極結(jié)構(gòu)107。
請(qǐng)參照?qǐng)D3，進(jìn)行再一次的離子植入步驟，以在介于場(chǎng)氧化層101與柵極結(jié)構(gòu)107之間的p井105中形成一個(gè)n+區(qū)域113。而實(shí)際上，n+區(qū)域113會(huì)對(duì)柵極結(jié)構(gòu)107與場(chǎng)氧化層101進(jìn)行自行對(duì)準(zhǔn)。n+區(qū)域113是利用現(xiàn)有的掩模與離子植入法所形成的，n+區(qū)域113的深度以0.4微米為優(yōu)選，而其優(yōu)選的摻雜濃度則為1020/cm3。
接著，請(qǐng)參照?qǐng)D4，形成間隙壁115緊接于柵極結(jié)構(gòu)107的側(cè)壁。間隙壁115的材料以氧化物較為適合，而其優(yōu)選的形成方法則是沉積氧化層之后緊接著進(jìn)行各向異性回蝕法。形成間隙壁115的方法為一已被熟知的方法。
之后，請(qǐng)參照?qǐng)D5，形成存儲(chǔ)單元與信號(hào)線(xiàn)之間的各個(gè)連接以及內(nèi)層金屬連線(xiàn)，以完成DRAM存儲(chǔ)單元的制作，尤其是將n+區(qū)域113連接到位線(xiàn)121、柵極結(jié)構(gòu)107連接到字線(xiàn)123、p井125通過(guò)一個(gè)晶體管開(kāi)關(guān)127連接到歸零p+接面124以及深的n井103連接到Vcc線(xiàn)125。其中需注意的是雖然各個(gè)連接線(xiàn)路只有在電路圖中有表示出來(lái)，但是各個(gè)連接線(xiàn)路的形成方法也需通過(guò)沉積絕緣氧化層，接著蝕刻接觸窗，之后以金屬填入接觸窗等步驟以形成金屬內(nèi)連線(xiàn)結(jié)構(gòu)的方式來(lái)進(jìn)行。除了要進(jìn)行n+區(qū)域113的離子植入步驟時(shí)要多一個(gè)形成掩模的步驟外，上述的制作工藝步驟與典型的互補(bǔ)金屬氧化物半導(dǎo)體隨機(jī)存取存儲(chǔ)器(CMOS)中的邏輯區(qū)制作工藝是相同的。
本發(fā)明中的DRAM存儲(chǔ)單元是利用柵極誘發(fā)漏極遺漏電流的優(yōu)點(diǎn)，其操作方法將配合圖5做說(shuō)細(xì)的說(shuō)明。柵極誘發(fā)漏極遺漏電流效應(yīng)是指在漏極與基底之間有電流產(chǎn)生的現(xiàn)象，經(jīng)常發(fā)生在具有薄的柵極氧化層的元件中。柵極誘發(fā)漏極遺漏電流的基本原理是在柵極與漏極表面重疊的區(qū)域所發(fā)生的帶到帶(Band to Band)的隧道效應(yīng)。有關(guān)柵極誘發(fā)漏極遺漏電流的進(jìn)一步數(shù)據(jù)可以參照在1992年7月份的“IEEE Transactions on ElectronDevices”第39卷第7期的694頁(yè)至1702頁(yè)中，由Parke等人所發(fā)表的“Design for Suppression of Gate-Induced Drain Leakage in LDD MOSFETsUsing a Quasi-2-Dimentional Analytical Model”。在那篇文章中，作者認(rèn)為因?yàn)樵性跂艠O邊緣下方的n+區(qū)域會(huì)產(chǎn)生一個(gè)很大的垂直電場(chǎng)，造成的帶到帶的隧道效應(yīng)因而在柵極下方的n+區(qū)域的表面產(chǎn)生電洞。
請(qǐng)參照?qǐng)D5，n+區(qū)域113，p井105以及深的n井103形成的n型金屬氧化物半導(dǎo)體(nMOS)晶體管被跨越在深的n井103與p井105上方的字線(xiàn)123所控制。數(shù)字式信號(hào)以電壓電位的形式被存儲(chǔ)在DRAM存儲(chǔ)單元的p井105中，而p井105中的電壓電位則可用來(lái)調(diào)整nMOS晶體管的啟始電壓Vt。
為了將數(shù)字式信號(hào)寫(xiě)入DRAM存儲(chǔ)單元中，必須使用兩階段的方法。首先，請(qǐng)參照?qǐng)D5至圖7，DRAM存儲(chǔ)單元被歸零至0狀態(tài)。歸零p+接面124被施加一個(gè)負(fù)電位，比如是-Vcc。在優(yōu)選實(shí)施例中，Vcc為3.3伏特。
請(qǐng)參照?qǐng)D7，對(duì)晶體管開(kāi)關(guān)127進(jìn)行植入步驟，以在各個(gè)DRAM存儲(chǔ)單元的p井之間形成p通道的MOS。在一行中形成第一個(gè)晶體管開(kāi)關(guān)127a于一行中第一個(gè)DRAM存儲(chǔ)單元的歸零p+接面124以及p井之間。歸零線(xiàn)則是用來(lái)控制晶體管開(kāi)關(guān)127。
一般來(lái)說(shuō)，在典型的0.35微米的CMOS制作工藝技術(shù)中，晶體管開(kāi)關(guān)127的啟始電壓是增強(qiáng)式的。以歸零線(xiàn)施加在晶體管開(kāi)關(guān)127的柵極的偏壓保持很低，以打開(kāi)p通道晶體管127。上述只描述了為了要施加偏壓而在p井中進(jìn)行離子植入，但是在其他的步驟中則可能也會(huì)有其他的離子植入。
請(qǐng)參照?qǐng)D6，圖6更清清楚的描繪了歸零操作，其中，DRAM存儲(chǔ)單元中的三個(gè)p井105排列在同一直線(xiàn)上。在歸零步驟中，通過(guò)歸零線(xiàn)在晶體管開(kāi)關(guān)127上施加一個(gè)偏壓，使其達(dá)到開(kāi)的狀態(tài)。這將使得每一個(gè)p井105都會(huì)被具有-Vcc電壓的歸零p+接面124施加一個(gè)偏壓。因?yàn)樵诘谝粋€(gè)晶體管開(kāi)關(guān)127a上有一個(gè)電壓差，所以在第一個(gè)p井105的電壓要比-Vcc還要再小一個(gè)Vtp的值。并且由于在之后的寄生p通道晶體管開(kāi)關(guān)之間并沒(méi)有Vtp差，因此在之后的p井105也都具有相同的電位。因?yàn)閂cc通常是-3.3伏特，而Vtp的一般值為1.5伏特，因此p井的電壓大約為-1.8伏特或大約為-Vcc/2。當(dāng)p井105到達(dá)一個(gè)穩(wěn)態(tài)電壓之后，以規(guī)零線(xiàn)將開(kāi)關(guān)127打開(kāi)，并使p井105的電位在大約-Vcc/2變動(dòng)。
之后，在第二階段的寫(xiě)入動(dòng)作中，在DRAM存儲(chǔ)單元完成歸零至0狀態(tài)后，通過(guò)在字線(xiàn)上加一個(gè)-Vcc/2的偏壓，并在位線(xiàn)上施加一個(gè)Vcc/2/伏特的偏壓，而將一個(gè)1的狀態(tài)寫(xiě)入被選取的DRAM存儲(chǔ)單元中。這將造成柵極誘發(fā)漏極遺漏電流流至p井105，因此將p井105的電壓從-Vcc/2變?yōu)榻咏痪€(xiàn)電位的Vcc/2。
完成寫(xiě)入的動(dòng)作之后，在具有0狀態(tài)的DRAM存儲(chǔ)單元中的p井105具有-Vcc的電位，而具有0狀態(tài)的存儲(chǔ)單元中的p井105則有接近0伏特的電位。
保持在0狀態(tài)的存儲(chǔ)單元的位線(xiàn)都被施加以一個(gè)0伏特的電位，所以從柵極107到n+區(qū)域113的電位差并不足以產(chǎn)生柵極誘發(fā)漏極遺漏電流。在寫(xiě)入的動(dòng)作完成之后，電位為-Vcc/2的p井105被保持在0狀態(tài)，而電位為Vcc/2的p井105則被保持在1狀態(tài)。
在進(jìn)行寫(xiě)入的動(dòng)作時(shí)，必須注意DRAM存儲(chǔ)單元的0狀態(tài)與1狀態(tài)的數(shù)字式信號(hào)是分別以-Vcc/2以及-Vcc/2來(lái)表示。因此，寄生n通道MOS的啟始電壓可能為高，比如為-Vcc/2，或者是低，比如是-0.5伏特，這取決于p井電位分別為Vcc/2或-Vcc/2的主體偏壓效應(yīng)。因此，在位線(xiàn)為Vcc/2且字線(xiàn)為Vcc的偏壓寫(xiě)入過(guò)程中，從深的n井103通過(guò)通道流往位線(xiàn)的存儲(chǔ)單元電流將會(huì)被p井105的偏壓存儲(chǔ)單元電流調(diào)整為很大或是可忽略的。通過(guò)測(cè)量這個(gè)電流的大小，可以知道DRAM存儲(chǔ)單元的存儲(chǔ)狀態(tài)。而且這個(gè)讀取的動(dòng)作是非破壞性的，也就是說(shuō)，在進(jìn)行讀取的動(dòng)作時(shí)，p井105內(nèi)的電荷不會(huì)被消耗掉。
在二選一的實(shí)施例中，可能會(huì)有不同電壓的偏壓，例如在寫(xiě)入的動(dòng)作中，DRAM存儲(chǔ)單元在晶體管開(kāi)關(guān)127的柵極上施加一個(gè)比歸零p+接面124的偏壓-V-更低，至少一個(gè)Vcc值的-(3/2)Vcc的偏壓。由于加在晶體管開(kāi)關(guān)127上的偏壓已經(jīng)夠低，因此在第一晶體管開(kāi)磁127a的兩側(cè)不會(huì)有Vtp差，所以所有的p井105都接受到一個(gè)與歸零p+接面124相同的偏壓。當(dāng)p井105連到一個(gè)穩(wěn)定狀態(tài)后，開(kāi)關(guān)127就會(huì)因?yàn)樵跉w零線(xiàn)上施加的0伏特電壓而被打開(kāi)，使得p井105的電壓可以在大約-Vcc附近浮動(dòng)。
之后，在第二階段的寫(xiě)入動(dòng)作中，在DRAM存儲(chǔ)單元完成歸零至0狀態(tài)后，通過(guò)在字線(xiàn)上加一個(gè)-Vcc的偏壓，并在位線(xiàn)上施加0伏特的偏壓將一個(gè)1的狀態(tài)寫(xiě)入被選取的DRAM存儲(chǔ)單元中。這將造成柵極誘發(fā)漏極移漏電流流至p井105，因此將p井105的電壓從-Vcc改變?yōu)榻咏?。完成寫(xiě)入的動(dòng)作之后，在具有0狀態(tài)的DRAM存儲(chǔ)單元中的p井105具有-Vcc的電壓，而具有0狀態(tài)的存儲(chǔ)單元中的p井105則有接近0伏特的電壓。
在進(jìn)行讀取的動(dòng)作時(shí)，必須注意各個(gè)DRAM存儲(chǔ)單元中的0狀態(tài)與1狀態(tài)是分別以加于p井105的偏壓為-Vcc與0來(lái)表示。因此進(jìn)行讀取的動(dòng)作時(shí)，位線(xiàn)的偏壓為0伏特，而字線(xiàn)的電壓為Vcc，從深的n井103通過(guò)由通道流往位線(xiàn)的存儲(chǔ)單元電流將會(huì)被p井105的偏壓調(diào)整為很大或可忽略的。由測(cè)量該電流的大小，可以知道DRAM存儲(chǔ)單元的存儲(chǔ)狀態(tài)。而且這個(gè)讀取的動(dòng)作是非破壞性的，也就是說(shuō)，在進(jìn)行讀取的動(dòng)作時(shí)，p井105內(nèi)的電荷不會(huì)被消耗掉。
雖然結(jié)合以上優(yōu)選實(shí)施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)視為附上的權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，包括下列步驟在一硅基底中形成一個(gè)深的n井；在該深的n井中形成一個(gè)p井；形成一個(gè)柵極結(jié)構(gòu)，覆蓋并跨越該深的n井與該p井，其中，該柵極結(jié)構(gòu)是由一薄的柵極氧化層與一導(dǎo)電層堆疊而成；以及緊鄰該p井與該柵極結(jié)構(gòu)形成一個(gè)n+區(qū)域。
2.如權(quán)利要求1所述的制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，該方法還包括形成一與該柵極結(jié)構(gòu)的側(cè)壁緊鄰的間隙壁。
3.如權(quán)利要求1所述的制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，該方法還包括形成一具有導(dǎo)電性的位線(xiàn)，其連接該n+區(qū)域；形成一具有導(dǎo)電性的字線(xiàn)，其連接該柵極結(jié)構(gòu)；將一具有導(dǎo)電性的歸零p+接面至連接該p井，該具有導(dǎo)電性的歸零p+接面通過(guò)一晶體管開(kāi)關(guān)與該p井構(gòu)成連接。
4.如權(quán)利要求1所述的制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，該深的n井的深度為約3微米，而其摻雜濃度為1016/cm3。
5.如權(quán)利要求1所述的制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，該p井的深度為約1.5微米，而其摻雜濃度為約1017/cm3。
6.如權(quán)利要求1所述的制造單一多晶硅DRAM存儲(chǔ)單元的方法，其特征在于，該n+區(qū)域的深度為約0.4微米，而其摻雜濃度為約1020/cm3。
7.一種單一多晶硅DRAM存儲(chǔ)單元，其特征在于，它包括一位于一硅基底中的深的n井；一位于該深n井中的p井；一柵極結(jié)構(gòu)，其覆蓋并跨越該深的n井以及該p井，該柵極結(jié)構(gòu)包括了一薄柵極氧化層和一導(dǎo)電層；以及一n+區(qū)域，其位于該p井中，并與該柵極結(jié)構(gòu)的側(cè)邊相接。
8.如權(quán)利要求7所述的單一多晶硅DRAM存儲(chǔ)單元的，其特征在于，還包括一與該柵極結(jié)構(gòu)的側(cè)壁相接的間隙壁。
9.如權(quán)利要求7所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于，還包括一具有導(dǎo)電性的位線(xiàn)，其與該n+區(qū)域相接；一具有導(dǎo)電性的字線(xiàn)，其與該柵極結(jié)構(gòu)相接；一具有導(dǎo)電性的歸零p+接面，其與該p井相接，該具有導(dǎo)電性的歸零p+接面通過(guò)一晶體管開(kāi)關(guān)與該p井構(gòu)成連接；以及一具有導(dǎo)電性的Vcc線(xiàn)，其與該深的n井相接。
10.如權(quán)利要求7所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于，該深的n井的深度為約3微米，而其摻雜濃度為約1016/cm3。
11.如權(quán)利要求7所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于，該p井的深度包括約1.5微米，而其摻雜濃度為約1017/cm3。
12.如權(quán)利要求7所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于，該n+區(qū)域的深度為約0.4微米，而其摻雜濃度為約1020/cm3。
13.如權(quán)利要求9所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于為了要將0狀態(tài)寫(xiě)入該單一多晶硅DRAM存儲(chǔ)單元，施加一0伏特的偏壓于該位線(xiàn)與該字線(xiàn)，施加一-Vcc的偏壓于該歸零p+接面以打該開(kāi)晶體管開(kāi)關(guān)；為了寫(xiě)入一個(gè)1狀態(tài)于該單一多晶硅DRAM存儲(chǔ)單元中，施加一個(gè)Vcc/2于該位線(xiàn)上，并施加一個(gè)-Vcc/2的偏壓于該字線(xiàn)上以關(guān)閉該晶體管開(kāi)關(guān)；以及為了讀取該單一多晶硅DRAM存儲(chǔ)單元，施加一個(gè)Vcc/2于該位線(xiàn)上，并施加一個(gè)Vcc的偏壓于該字線(xiàn)上以關(guān)閉該晶體管開(kāi)關(guān)。
14.如權(quán)利要求9所述的單一多晶硅DRAM存儲(chǔ)單元，其特征在于，為了要將0狀態(tài)寫(xiě)入該單一多晶硅DRAM存儲(chǔ)單元，施加一0伏特的偏壓于該位線(xiàn)與該字線(xiàn)，施加一Vcc的偏壓于該歸零p+接面，以及施加一個(gè)-(3/2)Vcc的偏壓于該晶體管開(kāi)關(guān)；為了寫(xiě)入一個(gè)1狀態(tài)于該單一多晶硅DRAM存儲(chǔ)單元中，施加一個(gè)0伏特的偏壓于該位線(xiàn)上，并施加一個(gè)-Vcc的偏壓于該字線(xiàn)上以關(guān)閉該晶體管開(kāi)關(guān)；以及為讀取該單一多晶硅DRAM存儲(chǔ)單元，在該位線(xiàn)上施加一個(gè)0，并在該字線(xiàn)上施加一Vcc偏壓，并在該晶體管開(kāi)關(guān)上，施加一個(gè)0伏特的偏壓。
全文摘要
一種具有電流增益的單一多晶硅DRAM存儲(chǔ)單元,其結(jié)構(gòu)包括:一個(gè)深的n井,其位于硅基底中,一個(gè)p井,其位于深的n井中,一個(gè)柵極結(jié)構(gòu),覆蓋并跨越深n井及p井,此柵極結(jié)構(gòu)包括一層薄的柵極氧化層和一層導(dǎo)電層,以及一個(gè)n
文檔編號(hào)H01L27/108GK1250949SQ98122620
公開(kāi)日2000年4月19日 申請(qǐng)日期1998年11月23日 優(yōu)先權(quán)日1998年10月13日
發(fā)明者季明華 申請(qǐng)人:世大積體電路股份有限公司