專利名稱：帶有字線電壓控制的存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及諸如動態(tài)隨機(jī)存取存儲器(DRAM)之類的存儲器件，特別是用于讀出和/或控制與DRAM的存儲單元相關(guān)的某些漏泄電流的方法和裝置。
為了更好地理解申請人所面臨的某些問題，及本發(fā)明對這些問題的解決方案，首先參考

圖1所示的由存儲單元11構(gòu)成的存儲陣列10。為了說明起見，示出陣列10具有M行和N列，每行有一條行導(dǎo)線或字線(WL)，每列有一條列導(dǎo)線或位線(BL)。存儲單元11位于每個行和列導(dǎo)線的交叉點(diǎn)。行導(dǎo)線，或字線由一個行解碼器和驅(qū)動器電路20驅(qū)動，列導(dǎo)線，或位線由一個列解碼器和驅(qū)動器電路30驅(qū)動。寫入/讀出電路40包括用于向位線上寫入信息以便傳輸?shù)剿x擇的存儲單元的電路，和讀出從所選擇的存儲單元讀取的信息并耦合到位線上的電路。
通常，在圖1的存儲陣列的操作中，存儲單元晶體管是N導(dǎo)電型MOS晶體管，施加到存儲器的工作電位是VDD伏(例如+5伏)和地電位(例如零伏)，字線由施加到此的＂高＂電壓(例如，VDD伏)啟動(選擇或選通)，并且字線由施加到此的＂低＂電壓(例如零伏)去啟動(不選擇、截止或備用狀態(tài))。在圖1中，通過具有M個解碼器/驅(qū)動器電路的行驅(qū)動器電路20有選擇地選通陣列10的M條字線，每個解碼器/驅(qū)動器電路可以是圖2所示的類型。圖2的解碼器驅(qū)動器包括一個P型晶體管P1，晶體管P1的源極至漏極路徑連接在信號端211和輸出端213之間，輸出端213連接到其相關(guān)字線(WL)。P1的襯底212連接到被施加固定電位(例如VDD伏)的端子214。晶體管N1和N2的源極至漏極路徑并聯(lián)在連接到一條字線(WL)的輸出端213和被施加地電位的端子216之間。N1和N2的襯底217還回到地電位。第一部分解碼信號RDEC施加到晶體管P1和N1的柵極，第二部分解碼信號WLD施加到信號端211。信號WLK(通常是WLD的倒相)施加到N2的柵極，以選通在某些輸入信號狀態(tài)下被有選擇地箝位到地電位的字線。
圖2的電路用于啟動選擇的字線。當(dāng)信號RDEC為＂低＂電平和信號WLD為＂高＂電平(WLK為＂低＂電平)時，向該字線施加＂高＂電平，將其啟動并選通其柵極連接到該字線的存儲單元晶體管。當(dāng)信號RDEC為＂高＂電平和/或當(dāng)信號WLK為＂高＂電平時，向該字線施加＂低＂電平(地電位)，并且由于其柵極連接到字線的存儲單元晶體管截止，則認(rèn)為該字線被＂不選擇＂或＂去啟動＂。因此，圖2的電路可用來向字線施加啟動(導(dǎo)通)電壓(例如VDD伏)或向字線施加去啟動(截止)電壓(例如零伏)。
施加單一的固定截止電壓的能力在某些應(yīng)用中不能令人滿意。通過指出DRAM存儲單元受可破壞DRAM存儲單元中存儲的數(shù)據(jù)的漏泄電流的支配能最恰當(dāng)?shù)卣f明這種情況。因此，需要測試存儲陣列的單元以確保其泄漏在容許限度內(nèi)。例如，在存儲單元晶體管為N導(dǎo)電型的情況下，一般通過向存儲陣列的字線施加高電壓首先啟動存儲陣列的字線并通過把單元的存儲電容器充電到高電壓將＂高＂電平寫入單元來進(jìn)行測試。然后通過在已知時間周期向字線施加零伏電壓去啟動該字線。在經(jīng)過已知時間周期后有選擇地讀出存儲單元以確定其數(shù)據(jù)保持。借助圖2的電路，當(dāng)一條字線去啟動時，在其不選擇時把一個單一、固定的截止電壓，例如零伏施加到一條字線。
如圖4所示，由于存儲單元晶體管的泄漏與施加到其柵極的截止電壓的幅度和極性按函數(shù)關(guān)系變化，這是不能令人滿意的。因此，圖2的電路不允許針對施加到字線的不同截止電壓值測試存儲單元的泄漏。
因此，本發(fā)明的一個目的是提供能夠向存儲陣列的字線施加不同截止電壓值的電路。
本發(fā)明的另一個目的是針對不同的字線電壓值讀出諸如存儲單元晶體管的柵極感應(yīng)漏極泄漏(GIDL)之類的漏泄電流。
本發(fā)明的再一個目的是確定某個截止電壓是降低還是增加諸如GIDL之類的漏泄電流。
申請人的發(fā)明部分在于認(rèn)識到可能希望和/或需要通過向存儲陣列的字線施加不同截止電壓值來測試或操作存儲陣列。特別是，申請人認(rèn)識到最好通過向存儲單元晶體管的柵極施加幅度和極性超過施加到其柵極的正常截止電壓的截止電壓來測試存儲單元晶體管的泄漏。
申請人還認(rèn)識到可能希望和/或需要制造包括能向存儲陣列的字線施加不同截止電壓的電路的存儲陣列。
申請人的發(fā)明還在于用于向存儲單元晶體管的柵極施如正常截止電壓(例如對于N型晶體管為零伏)或是大于正常截止電壓(例如對于N型晶體管為1伏)的電路。
體現(xiàn)本發(fā)明的存儲器系統(tǒng)包括用于向所選擇的字線施加第一截止電壓，以便截止其柵極連接到這些字線的存儲單元晶體管的主導(dǎo)通路徑中的電流導(dǎo)通，和用于向所選擇的字線有選擇地施加升高的截止電壓，以便更急劇地截止其柵極連接到這些字線的存儲單元晶體管。
在本發(fā)明的一個實施例中，向字線施加其值在一定范圍內(nèi)的截止電壓，以測試存儲單元對柵極感應(yīng)漏極泄漏(GIDL)電流的靈敏度。對于升高施加到字線的截止電壓的第一范圍，其柵極連接到所述字線的晶體管的漏泄電流降低。對于施加到字線的截止電壓的進(jìn)一步升高，其柵極連接到所述字線的晶體管的漏泄電流增加。確定泄漏為最小值的截止電壓的范圍和泄漏增加的范圍可用來設(shè)定截止電壓幅度的極限和選擇適當(dāng)?shù)慕刂闺妷悍秶Ａ硗?，趨于增加漏泄電流的截止電壓可用來測試存儲單元晶體管對柵極感應(yīng)漏極泄漏(GIDL)電流的靈敏度。該測試能檢測和校正或去除可能有缺陷的存儲器產(chǎn)品，從而導(dǎo)致制造出更可靠的產(chǎn)品。
實施本發(fā)明的方法包括步驟(a)把要存儲的某個信號狀態(tài)(例如高電平)寫入存儲陣列的存儲單元；(b)在第一時間周期向所選擇的存儲陣列字線施加第一截止電壓；(c)讀出存儲單元的內(nèi)容以通過第一截止電壓確定漏泄電流對所選擇的存儲單元的影響，如果有的話；(d)在存儲陣列中重新寫入該特定信號狀態(tài)；(e)在通常等于所述第一時間周期的時間周期施加第二截止電壓；和(f)讀出存儲單元的內(nèi)容以針對第二截止電壓值確定漏泄電流對所選擇的存儲單元的影響；和其中所述第一和第二截止電壓之一的幅度大于另一個的幅度。
因此，實施本發(fā)明的存儲系統(tǒng)包括用于測試存儲單元對作為截止電壓函數(shù)的柵極感應(yīng)漏極泄漏(GIDL)的靈敏度的電路。對存儲單元的測試可用來設(shè)定字線截止電壓和/或用冗余行和列替換有缺陷的行和列，和/或去除有缺陷的存儲陣列。
在附圖中相同的標(biāo)號表示相同部件。
圖1是現(xiàn)有技術(shù)的DRAM存儲陣列的方框圖；圖2是現(xiàn)有技術(shù)的解碼器/驅(qū)動器電路的示意圖；圖3A是單個存儲單元的簡化示意圖；圖3B是圖3A所示存在寄生結(jié)的電路的截面圖；圖3C是圖3A中包括圖3B所示寄生二極管的存儲器的示意圖；圖4是與存儲單元晶體管相關(guān)作為柵極電壓函數(shù)的主電流(IDS)和漏泄電流(IL)的示意圖；圖5是表示TM的測試信號；圖6A是實施本發(fā)明的一種解碼器/驅(qū)動器電路的示意圖；和圖6B是實施本發(fā)明的另一種解碼器/驅(qū)動器電路的示意圖。
為了更好地理解本發(fā)明下面的說明，首先分析主要涉及的泄漏機(jī)理。圖1所示的存儲陣列10的一個存儲單元11包括一個晶體管T1和一個存儲電容器C1。如圖3A、3B和3C中進(jìn)一步詳細(xì)描述的，晶體管(T1)有一個連接到其相關(guān)字線(WL)的柵電極13，一個作為源極或漏極連接到其相關(guān)位線(BL)的第一電極14，和一個同樣作為漏極或源極連接到存儲電容器C1一端的第二電極15。圖3B是圖3A的存儲單元的截面圖并示出在P襯底16中形成的N區(qū)14和15。區(qū)14和15定義襯底16中主導(dǎo)通路徑的端部。N區(qū)14還通過被標(biāo)為＂寄生＂二極管D1的襯底16形成一個PN結(jié)，N區(qū)15同樣通過被標(biāo)為＂寄生＂二極管D2的襯底16形成一個PN結(jié)。這些寄生二極管D1和D2可能是如下所述的泄漏源。通過保持襯底電壓比源漏區(qū)14和15的電壓更偏負(fù)使二極管D1和D2在反向偏置狀態(tài)中正常工作。在圖3B中，所示襯底16接地。然而，一個小Vbb伏(例如Vbb等于-1伏)負(fù)偏置可施加到襯底16。圖3C是圖3B包括寄生二極管D1和D2的存儲單元的示意圖。為了在下面的討論中便于說明，假設(shè)存儲單元晶體管(T1)是N導(dǎo)電型金屬氧化物半導(dǎo)體(MOS)晶體管。N型晶體管僅作為實例，可使用不同類型的晶體管(例如P型)代替。
為了在下面的討論中便于說明，應(yīng)指出MOS晶體管是具有下列結(jié)構(gòu)的器件(a)限定主導(dǎo)通路徑端部的源和漏電極；和(b)疊加在主導(dǎo)通路徑上的柵電極，施加到柵電極的電壓控制主導(dǎo)通路徑的導(dǎo)通性。當(dāng)一個N型晶體管的柵極電位超過其源極電位大于該晶體管的閾值電壓(Vt)時該N型晶體管導(dǎo)通。N型晶體管的源電極限定為第一和第二電極中被施加較低電位的一個電極。由于N型晶體管(以及P型晶體管)作為選通晶體管工作時能雙向?qū)ǎ膫€電極是源極和哪個電極是漏極隨施加到這些電極的電位而改變。
正如本領(lǐng)域中所熟知的，可將邏輯＂0＂或邏輯＂1＂寫入并存儲在存儲單元11中。到存儲陣列的工作電位是VDD伏(例如5伏)和地電位(例如零伏)，為了說明起見，可假設(shè)(a)邏輯＂0＂或低信號是具有零值，或接近零伏的信號；和(b)邏輯＂1＂或高信號是具有VDD值，或接近VDD伏的信號。
當(dāng)其選通晶體管選通(例如通過向連接到其柵極13的WL施加VDD伏電壓導(dǎo)通)時，信息寫入存儲單元11。然后可通過向連接到電極14的位線施加零伏電壓把邏輯零寫入存儲單元。然后，電容器C1可經(jīng)由晶體管T1的漏極至源極路徑放電到地電位。此后，通過向連接到其柵極的WL施加零伏電壓可使T1截止并且C1將保持或接近零伏。
如上面指出的，當(dāng)其T1導(dǎo)通并通過向連接到其漏電極的位線施加VDD伏電壓時，邏輯＂1＂寫入一個存儲單元。電容器C1經(jīng)由T1的源極至漏極導(dǎo)通路徑被充電到VDD。然后通過向其柵極施加零伏電壓可使T1截止。電容器C1將保持在高電位([VDD-Vt]伏)充電，除存在趨于使C1放電到地電位的漏泄電流外，該高電位對C1充電。為說明起見，假設(shè)在邏輯＂1＂寫入存儲單元11時，存儲電容器C1被充電到例如+5伏電壓。在單元11中寫入一個＂1＂(或一個＂0＂)之后，用＂低＂電平(例如零伏)驅(qū)動存儲單元晶體管T1的柵極電壓以使晶體管T1截止。晶體管T1將保持截止(即處在＂備用＂狀態(tài))直到下一次讀取、刷新或再寫入操作為止，期望電容器C1保持充電到或接近+5伏。然而，當(dāng)T1的柵極電壓為零而其漏極處在+5伏時，柵極相對于其漏極為負(fù)5伏。對于極小規(guī)模的晶體管，該電壓在漏極15到襯底16的結(jié)感應(yīng)高電場。該高電場使漏泄電流從漏極15流向襯底16，趨于使電容器C1放電。參考圖3C，電容器C1借助從電容器C1通過D2的反向路徑流向襯底16的漏泄電流(IL)放電。如果泄漏太多電荷，存儲單元對下一次讀出將不能產(chǎn)生正確輸出。
當(dāng)T1的柵極所連接的WL為零伏時，T1截止。只有亞閾值電流在位于T1的源極和漏極區(qū)之間的＂主導(dǎo)通＂路徑中流動。因此，漏泄電流可從C1經(jīng)由二極管D2流入襯底。這些漏泄電流趨于使C1放電，并且如果電容放電，由于存儲單元中存儲的數(shù)據(jù)比特的值被破壞，足夠的幅度將導(dǎo)致故障。圖4是表明電流(IDS)在晶體管的主導(dǎo)通路徑中的流動隨柵極電壓而改變和提高施加到柵極的截止電壓對漏泄電流(例如柵極感應(yīng)漏極泄漏GIDL電流)流動的影響的示范圖。當(dāng)柵極至源極電壓(VGS)低于閾值電壓時，只有亞閾值電流在源極至漏極路徑中流動。該電流隨著截止電壓升高而降低到如圖4所示的(-)VA伏柵極電壓。申請人還認(rèn)識到，當(dāng)使柵極至源極電壓在延伸到(-)VA伏的范圍內(nèi)略微偏負(fù)時，亞閾值電流繼續(xù)降低。(-)VA的值可以在從-1V到-3V的范圍；實際數(shù)值主要取決夾于制造晶體管的技術(shù)和工藝。然而，如圖4所示，如果使N型晶體管的柵極至源極電壓比-VA伏電壓明顯地更偏向負(fù)值(即當(dāng)截止電壓的幅度提高到某個電平之上時)，通過寄生二極管，特別是在當(dāng)存儲電容器上的電荷正向偏置漏極時通過二極管D2的漏泄電流明顯增加。
如上面指出的，申請人的發(fā)明在于部分認(rèn)識到可針對不同的截止電壓值測試存儲陣列的存儲單元晶體管的泄漏，以確定漏泄電流如何作為增加和降低截止電壓值的函數(shù)而變化。對于N型晶體管，這些是使晶體管的柵極相對于其源極為負(fù)的電壓。該測試能檢測有缺陷單元的位置，以便用來自冗余行或列(未示出)的單元替換有缺陷單元。作為替換，如果有缺陷單元太多，以致冗余行或列不夠，將會去除該存儲器芯片。該測試還能確定最佳截止柵極電壓或存儲器晶體管的最佳設(shè)計。
申請人的發(fā)明還在于諸如圖6A所示的解碼器電路，該電路能把不同電壓(例如地電位或Vbb伏)有選擇地施加到所選擇的字線。圖6A包括一個如圖2所示的晶體管P1，用于有選擇地向字線(WL)提供高電壓。然而，與圖2相反，在圖6A的電路中，晶體管N1和N2形成在一個絕緣P阱51中，以便能使Vbb伏的負(fù)偏置電壓在P阱51的一端連接到P阱51。Vbb可以例如等于-1伏。然而，可以選擇Vbb為Vt和-VA伏之間的任何電壓。N1和N2的源電極53s和54s連接到節(jié)點(diǎn)41。圖6A的電路能夠向節(jié)點(diǎn)41施加地電位或Vbb伏電壓。當(dāng)晶體管N1和N2選通時，其功能是把節(jié)點(diǎn)41出現(xiàn)的任何電壓耦合到字線(WL)。
晶體管N3的源極至漏極路徑連接在節(jié)點(diǎn)41和被施加Vbb伏電壓的節(jié)點(diǎn)42之間。另外，晶體管N4的源極至漏極路徑連接在節(jié)點(diǎn)41和被施加地電位的節(jié)點(diǎn)43之間。晶體管N3和N4的襯底以及N3的源極連接到被施加Vbb伏電壓的一端55。表示為TM的測試信號，如圖5所示施加到N3的柵極和倒相器46的輸入端45，倒相器46的輸出施加到N4的柵極并且其工作電位是VDD和Vbb。
圖6A電路的工作如下。假設(shè)可以把測試信號TM施加到字線，該測試信號TM具有定義＂標(biāo)準(zhǔn)＂或＂正常＂狀態(tài)的＂低＂Vbb伏電壓值，或定義增加截止電壓的＂測試＂狀態(tài)的＂高＂VDD伏電壓值。因此，在標(biāo)準(zhǔn)工作狀態(tài)期間，當(dāng)TM為低電平時，倒相器46的輸出為高電平并且該高電平施加到晶體管N4的柵極使其導(dǎo)通。N4導(dǎo)通時，把節(jié)點(diǎn)41箝位到地電位。同時，Vbb伏電壓施加到N3的柵極使其截止。因此，在標(biāo)準(zhǔn)工作狀態(tài)期間，晶體管N1和N2的源極經(jīng)由N4相對低的源極至漏極阻抗回到地電位。當(dāng)晶體管N1和/或N2導(dǎo)通時，節(jié)點(diǎn)41的地電位則施加到字線(WL)。
測試工作狀態(tài)期間，信號TM升高到VDD伏。施加到倒相器46輸入端的TM高電平信號使其輸出端達(dá)到Vbb伏，該電壓施加到N4的柵極，使其截止。同時，高電平TM信號施加到晶體管N3的柵極使其導(dǎo)通。N3導(dǎo)通時，把節(jié)點(diǎn)41箝位到Vbb伏電壓，施加到端子55的。從而可在晶體管N1和N2的源極獲得Vbb伏電壓。
因此，圖6A的解碼器電路的工作可概括如下。對于RDEC或WLK(或二者)為高電平的狀態(tài)，經(jīng)由N1和N2中的一個或兩個都把字線(WL)箝位到節(jié)點(diǎn)41。如果TM為低，節(jié)點(diǎn)41的電壓則等于地電位，或是如果TM為高，節(jié)點(diǎn)41的電壓則為Vbb伏電壓。因此，圖6A的電路能夠把地電位或Vbb伏電壓施加到字線。對于RDEC和WLK為低電平且WLD為高電平(例如VDD)時的狀態(tài)，向WL施加高電平以導(dǎo)通其柵極連接到WL的N型存儲單元晶體管。
通過把圖6A的電路插入圖1的行解碼器和驅(qū)動器電路20，當(dāng)負(fù)電壓施加到某條(或所有)字線時，可在標(biāo)準(zhǔn)操作狀態(tài)(向所選擇的、或所有字線施加地電位)下或在＂測試＂狀態(tài)下測試存儲陣列10的泄漏。
在標(biāo)準(zhǔn)操作模式，信號TM設(shè)定為＂低＂值(例如Vbb伏電壓)。通過把其存儲電容器充電到或接近VDD伏電壓可向陣列的所有(或只有所選擇的)存儲單元寫入＂高＂電平(例如VDD伏電壓)。在＂高＂電平寫入操作后，解碼器把零伏電壓耦合到存儲陣列的某條(或所有)字線達(dá)預(yù)定時間周期。在預(yù)定時間周期之后，可把被寫入＂高＂電平的存儲單元讀出到位線上和讀出放大器，以確定泄漏電平和/或是否仍保持存儲單元中存儲的數(shù)據(jù)。
在＂測試＂模式狀態(tài)中，信號TM設(shè)定為＂高＂值(例如VDD伏電壓)。這樣能使解碼器電路連續(xù)向字線施加Vbb伏(例如-1伏)電壓。通過把其存儲電容器充電到或接近VDD伏電壓可向陣列的所有(或只有所選擇的)存儲單元寫入＂高＂值(例如VDD伏)。在＂高＂值寫入操作后，解碼器把Vbb伏電壓耦合到存儲陣列的某條(或所有)字線達(dá)預(yù)定時間周期。在預(yù)定時間周期之后，可把被寫入＂高＂值的存儲單元讀出到位線上和其對應(yīng)的讀出放大器，以確定泄漏電平和/或存儲單元中存儲的數(shù)據(jù)仍保持的程度。可針對在從Vt伏到-VA伏(甚至更偏負(fù))的范圍內(nèi)變化的許多不同的截止電壓增加值重復(fù)對存儲陣列10的測試。可以把在標(biāo)準(zhǔn)狀態(tài)下對存儲單元的測試結(jié)果與一個或多個＂測試＂狀態(tài)下獲得的結(jié)果比較。該比較可用來檢測呈現(xiàn)太多泄漏的弱或不良單元的位置，或?qū)π孤┑撵`敏度，并用冗余行和列的＂良好＂單元將其替換。作為替換，該測試可用來去除有缺陷芯片。此外，該測試指示范圍在Vt和-VA之間變化的施加到存儲系統(tǒng)以使泄漏操作最低的柵極電壓的最佳范圍。
很顯然，圖6A的電路便于向陣列的字線施加不同值的截止電壓。在測試存儲陣列期間，電壓Vbb可在例如從Vt伏擴(kuò)展到-3伏，或更大的范圍逐步變化。這樣便于確定使漏泄電流最小、和安全工作所需界限而施加的最佳截止電壓。同樣很明顯，作為測試結(jié)果，存儲芯片可裝配有電路(未示出)，以使字線電壓在VDD(導(dǎo)通)和可以是除零伏之外的最佳截止電壓之間變化。
可以把圖6A的電路改進(jìn)成如圖6B所示，其中N2a的源極連接到地，而N1的源極仍然連接到節(jié)點(diǎn)41，節(jié)點(diǎn)41與N3和N4的漏極連接。在圖6B的電路中，當(dāng)信號TM為高值時N2必須截止，以避免分配Vbb伏電壓。
已假設(shè)存儲單元晶體管(T1)為N導(dǎo)電型晶體管描述了電路和其操作。然而，應(yīng)該理解，可通過適當(dāng)改變施加電壓用P型晶體管代替，(例如當(dāng)其柵極電壓等于或比其源極電壓更偏正時P型晶體管截止，并且P型晶體管的源極是被施加更偏正的電位的電極)。
權(quán)利要求
1．一種存儲器系統(tǒng)，包括以M行和N列排列的存儲陣列單元，每行有一條行導(dǎo)線并且每列有一條列導(dǎo)線，單元形成在行導(dǎo)線和列導(dǎo)線的交叉點(diǎn)，每個單元包括一個晶體管和一個存儲電容器，每個晶體管具有限定主導(dǎo)通路徑端部的第一和第二電極和一個柵電極，每個晶體管使其柵電極連接到其對應(yīng)的行導(dǎo)線，其導(dǎo)通路徑的一端連接到其對應(yīng)的列導(dǎo)線，其導(dǎo)通路徑的另一端連接到其存儲電容器；和選擇電路，所述選擇電路有選擇地向所選擇的行導(dǎo)線施加截止電壓，以截止柵電極連接到所選擇的行導(dǎo)線的晶體管的主導(dǎo)通路徑中的導(dǎo)通，和有選擇地向所選擇的行導(dǎo)線施加增加的截止電壓。
2．根據(jù)權(quán)利要求1所述的存儲器系統(tǒng)，其中用于有選擇地施加截止電壓和增加的截止電壓的所述選擇電路包括(a)連接在每個行導(dǎo)線和第一節(jié)點(diǎn)之間的行解碼電路；和(b)用于有選擇地向所述第一節(jié)點(diǎn)施加電壓的裝置，施加電壓的值或是等于所述截止電壓的值或是等于所述增加截止電壓的值。
3．根據(jù)權(quán)利要求2所述的存儲器系統(tǒng)，其中所述行解碼電路包括一個第一有選擇選通的解碼晶體管，該晶體管使其導(dǎo)通路徑連接在其相關(guān)行導(dǎo)線和所述第一節(jié)點(diǎn)之間；其中用于向所述第一節(jié)點(diǎn)有選擇地施加電壓的所述裝置包括(a)耦合在所述第一節(jié)點(diǎn)和第一參考電位點(diǎn)之間的第一開關(guān)；(b)用于向所述第一參考電位點(diǎn)施加所述截止電壓的裝置；(c)耦合在第一節(jié)點(diǎn)和第二參考電位點(diǎn)之間的第二開關(guān)；(d)用于向所述第二參考電位點(diǎn)施加所述增加截止電壓的裝置；和(e)用于有選擇地選通所述第一和第二開關(guān)裝置之一的裝置。
4．根據(jù)權(quán)利要求3所述的存儲器系統(tǒng)，其中每個所述行解碼器電路包括一個第二有選擇地選通的解碼晶體管，該晶體管使其導(dǎo)通路徑與第一解碼晶體管并聯(lián)。
5．根據(jù)權(quán)利要求3所述的存儲器系統(tǒng)，其中每個所述行解碼器電路包括一個第二有選擇地選通的解碼晶體管，該晶體管使其導(dǎo)通路徑連接在其行導(dǎo)線和一參考電位點(diǎn)之間。
6．根據(jù)權(quán)利要求2所述的存儲器系統(tǒng)，其中每個存儲單元晶體管是一個N型晶體管；其中所述截止電壓是地電位；和其中所述增加的截止電壓比地電位更偏負(fù)。
7．一種存儲器系統(tǒng)，包括一個第一晶體管，其導(dǎo)通路徑連接在一個第一信號端和一個輸出端之間；把輸出端連接到一行存儲單元的柵電極的裝置；一個第二晶體管，其導(dǎo)通路徑連接在所述輸出端和一個第二端之間；用于向所述第一和第二晶體管的柵電極施加第一解碼信號的裝置；用于向第一信號端施加第二解碼信號的裝置；用于向所述第二端有選擇地施加第一電壓或第二電壓的裝置，所述第一電壓具有截止其柵電極連接到所述輸出端的任何存儲單元晶體管的幅度和極性，和所述第二電壓具有進(jìn)一步截止所述存儲單元晶體管的幅度和極性。
8．根據(jù)權(quán)利要求7所述的存儲器系統(tǒng)，其中所述第一晶體管為第一導(dǎo)電類型；和其中所述第二晶體管為第二導(dǎo)電類型。
9．根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，其中用于施加第一或第二電壓的裝置包括(a)一個使其導(dǎo)通路徑連接在所述第二端和被施加所述第一電壓的第一電位點(diǎn)之間的第三晶體管；(b)一個使其導(dǎo)通路徑連接在所述第二端和被施加所述第二電壓的第二電位點(diǎn)之間的第四晶體管；和(c)連接到所述第三和第四晶體管以便一次僅導(dǎo)通它們中的一個的裝置。
10．根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，進(jìn)一步包括一個其導(dǎo)通路徑與第二晶體管的導(dǎo)通路徑并聯(lián)的第五晶體管。
11．根據(jù)權(quán)利要求8所述的存儲器系統(tǒng)，進(jìn)一步包括一個其導(dǎo)通路徑的一端連接到所述輸出端，其另一端連接到一個參考電位點(diǎn)，并響應(yīng)導(dǎo)通信號把輸出端箝位到所述參考電位點(diǎn)的第五晶體管。
12．一種存儲器系統(tǒng)，包括以M行和N列排列的存儲陣列單元，每行有一條行導(dǎo)線并且每列有一條列導(dǎo)線，單元形成在行導(dǎo)線和列導(dǎo)線的交叉點(diǎn)，每個單元包括一個晶體管和一個存儲電容器，每個晶體管具有限定導(dǎo)通路徑端部的第一和第二電極和一個柵電極，每個晶體管使其柵電極連接到其對應(yīng)的行導(dǎo)線，其導(dǎo)通路徑的一端連接到其對應(yīng)的列導(dǎo)線，其導(dǎo)通路徑的另一端連接到其存儲電容器；一個具有M個輸出端的行解碼器和驅(qū)動器，每個輸出端連接到一個對應(yīng)的行導(dǎo)線，所述行解碼器包括用于向其輸出端的每一個有選擇地提供用于選通其柵極連接到對應(yīng)的行導(dǎo)線的存儲晶體管的第一電壓，和用于截止這些存儲晶體管的第二電壓的裝置；和所述行解碼器和驅(qū)動器包括用于有選擇地提供具有一個極性和幅度的第三電壓以進(jìn)一步截止存儲晶體管的裝置。
13．根據(jù)權(quán)利要求12所述的存儲器系統(tǒng)，其中所述行解碼器和驅(qū)動器包括按所述M個輸出的每一個有一個的驅(qū)動器電路，每個驅(qū)動器電路包括一個第一晶體管，其導(dǎo)通路徑連接在一個第一信號端和一個輸出端之間；把輸出端連接到一條連接一行存儲單元的柵電極的行導(dǎo)線的裝置；一個第二晶體管，其導(dǎo)通路徑連接在所述輸出端和一個第二端之間；用于向所述第一和第二晶體管的柵電極施加第一解碼信號的裝置；用于向第一信號端施加第二解碼信號的裝置；用于向所述第二端有選擇地施加第一電壓或第二電壓的裝置，所述第一電壓具有截止其柵電極連接到所述輸出端的任何存儲單元晶體管的幅度和極性，和所述第二電壓具有進(jìn)一步截止所述存儲單元晶體管的幅度和極性。
14．一種用于測試動態(tài)隨機(jī)存取存儲器(DRAM)存儲單元的數(shù)據(jù)保持能力的方法，其中存儲單元以M行和N列排列，每行有一條字線并且每列有一條位線，存儲單元形成在每條字線和位線的交叉點(diǎn)，每個存儲單元包括一個晶體管和一個存儲電容器，每個晶體管具有限定主導(dǎo)通路徑端部的第一和第二電極和一個柵電極，每個晶體管具有(a)其柵電極連接到其對應(yīng)的字線；(b)其導(dǎo)通路徑的一端連接到其對應(yīng)的位線；和(c)其導(dǎo)通路徑的另一端連接到其存儲電容器；其中DRAM包括耦合到位線的寫入/讀出電路，用于向所選擇的存儲單元寫入信息，或從所選擇的存儲單元讀取信息；和其中用于測試的方法包括步驟向所選擇的存儲單元寫入信息；向所選擇的存儲單元的字線施加第一截止電壓達(dá)第一時間周期，以使所選擇的存儲單元晶體管截止達(dá)第一時間周期；在所述第一時間周期后讀出對所選擇的存儲單元內(nèi)存儲的保留信息；在讀出操作后向所選擇的存儲單元寫入信息；向所選擇的存儲單元的字線施加第二截止電壓達(dá)第二時間周期，以使所選擇的存儲單元晶體管截止達(dá)第二時間周期；其中第二電壓的截止幅度比所述第一截止電壓的幅度大；和在所述第二時間周期后讀出對所選擇的存儲單元內(nèi)存儲的保留信息。
全文摘要
在存儲陣列中,解碼電路向所選擇的存儲陣列的字線有選擇地施加截止電壓,以截止其柵電極連接到所選擇的字線的晶體管主導(dǎo)通路徑中的導(dǎo)通,并有選擇地向所選擇的字線施加增加的截止電壓。施加不同的截止電壓值可用來測試存儲陣列對柵極感應(yīng)漏極泄漏(GIDL)的靈敏度,并確定施加到字線的截止電壓的最佳范圍,以便在降低泄漏的情況下工作。
文檔編號H01L27/108GK1220465SQ9812251
公開日1999年6月23日 申請日期1998年11月19日 優(yōu)先權(quán)日1997年12月17日
發(fā)明者馬丁·布羅克斯 申請人:西門子公司