專利名稱：互補(bǔ)金屬氧化物半導(dǎo)體靜態(tài)隨機(jī)存取存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器件，詳細(xì)地說，涉及互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)靜態(tài)隨機(jī)存取存儲(chǔ)(SRAM)器件。
傳統(tǒng)的SRAM單元包括其漏-源通道分別連接在第一和第二存儲(chǔ)節(jié)點(diǎn)與地之間的第一和第二驅(qū)動(dòng)晶體管；分別連接在第一和第二存儲(chǔ)節(jié)點(diǎn)與電源之間的第一和第二負(fù)載元件；以及其漏-源通道分別連接在第一和第二存儲(chǔ)節(jié)點(diǎn)與一對(duì)數(shù)據(jù)線(或位線)之間的第一和第二開關(guān)晶體管。第一和第二驅(qū)動(dòng)晶體管的柵極分別連接到第二和第一存儲(chǔ)節(jié)點(diǎn)，而第一和第二開關(guān)晶體管的柵極連接到字線。
根據(jù)負(fù)載元件的制造配置通常把SRAM單元分類如下使用高電阻材料例如多晶硅(在半導(dǎo)體工業(yè)領(lǐng)域中稱為“多晶硅”)作為半導(dǎo)體襯底上的絕緣層的負(fù)載元件的高電阻SRAM單元，在所述絕緣層上形成第一和第二驅(qū)動(dòng)晶體管以及第一和第二開關(guān)晶體管等四個(gè)晶體管；使用在半導(dǎo)體襯底的絕緣層上的薄膜晶體管作為負(fù)載元件的薄膜SRAM單元，在所述絕緣層上形成所述四個(gè)晶體管；和CMOSSRAM單元，在這種SRAM單元中，與其它四個(gè)晶體管一起在半導(dǎo)體襯底上形成與第一和第二驅(qū)動(dòng)晶體管互補(bǔ)的第一和第二負(fù)載晶體管。CMOS SRAM單元通常稱為全CMOS SRAM單元。
與高電阻和薄膜晶體管SRAM單元相比，全CMOS SRAM單元在低的電源電壓下有較低的維持電流、較高的工作速度、較大的工作穩(wěn)定性、較大的抗α粒子的能力等等各種優(yōu)點(diǎn)。
因此，因?yàn)橛猩鲜龅膬?yōu)點(diǎn)，全CMOS SRAM單元可以廣泛地應(yīng)用在個(gè)人計(jì)算機(jī)的高速緩沖存儲(chǔ)器、直接存取存儲(chǔ)器件用的非易失緩沖器存儲(chǔ)器和邏輯大規(guī)模集成電路(LSI)的存儲(chǔ)器件以及微處理器等領(lǐng)域。可是，全CMOS SRAM單元有這樣的問題，即它的面積太大，以至不能實(shí)現(xiàn)高密度SRAM。
在全CMOS SRAM單元方面，在美國專利No.5,521,860中公開了減小單元面積的現(xiàn)有技術(shù)。這現(xiàn)有技術(shù)的SRAM單元包括第一和第二驅(qū)動(dòng)晶體管、第一和第二負(fù)載晶體管以及第一和第二開關(guān)晶體管，它們分別相對(duì)于單元區(qū)域的中心點(diǎn)對(duì)稱地布置。第一和第二驅(qū)動(dòng)晶體管與第一和第二開關(guān)晶體管是n溝道型的，而第一和第二負(fù)載晶體管是p溝道型的。起著第一和第二開關(guān)晶體管的柵極作用的第一和第二字線彼此平行布置。起著第一驅(qū)動(dòng)晶體管和第一負(fù)載晶體管的柵極作用的第一單元內(nèi)接線連接到第二驅(qū)動(dòng)晶體管和第二負(fù)載晶體管的漏區(qū)，而起著第二驅(qū)動(dòng)晶體管和第二負(fù)載晶體管的柵極作用的第二單元內(nèi)接線連接到第一驅(qū)動(dòng)晶體管和第一負(fù)載晶體管的漏區(qū)。第一和第二單元內(nèi)接線彼此平行地布置在第一和第二字線之間，使得它們垂直于所述字線。兩接地線分別連接到第一和第二驅(qū)動(dòng)晶體管的源區(qū)，而連接到第一和第二負(fù)載晶體管源區(qū)的電源線布置在字線以及第一和第二單元內(nèi)接線的上面，所述電源線與后三者之間插入絕緣層。
可是，因?yàn)榈谝缓偷诙卧獌?nèi)接線與第一和第二字線布置在相同的層，并且第一和第二單元內(nèi)接線彼此分開，使得它們能垂直于第一和第二字線并且布置在第一和第二字線之間，所以現(xiàn)有技術(shù)SRAM單元的縱橫比(單元區(qū)的縱向長度與側(cè)向長度之比)增加。因此，每一條垂直于字線的位線的長度增加，從而增加了每一條位線的電阻和寄生電容。這問題使得它難以以高的速度從存儲(chǔ)單元和向存儲(chǔ)單元讀和寫。
此外，因?yàn)閮蓷l接地線與一條電源線都布置在絕緣層上，單元縱向長度的減小會(huì)減小每條接地線和電源線的寬度，從而使每條接線的電阻增加。因此，由于接線電阻增加，讀和寫操作期間，會(huì)產(chǎn)生單元故障。故此，縮小單元尺寸就受到限制。
因此，本發(fā)明的一個(gè)內(nèi)目的是提供一種半導(dǎo)體器件，它能減小全CMOS SRAM單元的縱橫比。
本發(fā)明的另一個(gè)目的是提供一種半導(dǎo)體存儲(chǔ)器件，它能夠充分地增大接地線和電源線的寬度，從而避免其上的電壓降。
為了達(dá)到上述的目的，提供一種包括n溝道型第一和第二傳送晶體管、n溝道型第一和第二驅(qū)動(dòng)晶體管和p溝道型第一和第二負(fù)載晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)器，這些晶體管中的每個(gè)晶體管具有在半導(dǎo)體襯底內(nèi)形成的溝道區(qū)的相對(duì)的兩側(cè)的源和漏區(qū)以及在溝道區(qū)上面的柵極，所述單元具有由第一傳送晶體管和第一驅(qū)動(dòng)晶體管的漏區(qū)形成的第一公共區(qū)，此兩晶體管通過所述第一公共區(qū)串聯(lián)連接；由第二傳送晶體管和第二驅(qū)動(dòng)晶體管的漏區(qū)形成的第二公共區(qū)，此兩晶體管通過所述第二公共區(qū)串聯(lián)連接；設(shè)置在第一和第二公共區(qū)之間而鄰近第一公共區(qū)的第一負(fù)載晶體管的漏區(qū)；設(shè)置在第一負(fù)載晶體管的漏區(qū)和第二公共區(qū)之間的第二負(fù)載晶體管的漏區(qū)；第一和第二柵極層，它們通常彼此平行布置，并分別起著第一驅(qū)動(dòng)晶體管和第一負(fù)載晶體管的柵極的作用，以及起著第二驅(qū)動(dòng)晶體管和第二負(fù)載晶體管的柵極的作用，第一和第二柵極層的每一層都由第一能態(tài)(level)的導(dǎo)電材料制成；以及第一和第二互連層，它們中的每一層由不同于第一能態(tài)(level)的第二能態(tài)(level)的導(dǎo)電材料制成，第一互連層把第一公共區(qū)連接到第一負(fù)載晶體管的漏區(qū)和第二柵極層，第二互連層把第二公共區(qū)連接到第二負(fù)載晶體管的漏區(qū)和第一柵極層。


圖1是根據(jù)本發(fā)明的全CMOS SRAM單元的等效電路圖；圖2A和2B包括表示根據(jù)本發(fā)明的四個(gè)相鄰單元的平面圖；圖3是表示根據(jù)本發(fā)明的單個(gè)單元的平面圖；圖4到8是表示用于制造圖2的單元的順序的各層的平面圖；和圖9是沿圖3的線9-9’所取的剖視圖。
根據(jù)本發(fā)明的實(shí)施例，參考附圖來描述全CMOS SRAM單元。在下面的描述中，提出多個(gè)特殊的細(xì)節(jié)，例如特殊的能級(jí)、厚度、導(dǎo)電類型等等，以便能對(duì)本發(fā)明有徹底的了解。可是，對(duì)于本專業(yè)的技術(shù)人員來說，這是很顯然的，即為了實(shí)現(xiàn)本發(fā)明并不需要這些特殊的細(xì)節(jié)。例如n溝道型晶體管可以用p溝道型晶體管代替，反之亦然。要指出，在圖中，相似的數(shù)字或符號(hào)代表相似的元件和部件。
圖3是表示根據(jù)本發(fā)明的實(shí)施例的單個(gè)CMOS SRAM單元的布局圖的放大平面圖，而圖1是圖3的電路圖。
參考圖1和3，CMOS SRAM單元包括有交叉耦合的第一和第二反相器INV1和INV2的觸發(fā)器；以及耦合到這觸發(fā)器的第一和第二傳送晶體管Qt1和Qt2。第一反相器INV1包括第一負(fù)載晶體管Q11和第一驅(qū)動(dòng)晶體管Qd1，而第二反相器INV2包括第二負(fù)載晶體管Q12和第二驅(qū)動(dòng)晶體管Qd2。第一和第二傳送晶體管Qt1和Qt2以及第一和第二驅(qū)動(dòng)晶體管Qd1和Qd2都是第一種導(dǎo)電類型溝道、即n溝道絕緣柵場(chǎng)效應(yīng)管，而第一和第二負(fù)載晶體管Q11和Q12是第二種導(dǎo)電類型溝道、即p溝道絕緣柵場(chǎng)效應(yīng)管。第一和第二反相器INV1和INV2不但包括連接到接地源源點(diǎn)(或接地電壓Vss)的第一和第二擴(kuò)散區(qū)，即第一和第二驅(qū)動(dòng)晶體管Qd1和Qd2的源區(qū)，還包括連接到電源源點(diǎn)(或電源電壓Vcc)的第三和第四擴(kuò)散區(qū)，即第一和第二負(fù)載晶體管Q11和Q12的源區(qū)。
根據(jù)本發(fā)明的實(shí)施例，在半導(dǎo)體襯底上的單元區(qū)10有2.0×3.2平方微米的矩形。在襯底內(nèi)形成第一和第二有源區(qū)12和14，它在行的方向上延伸成細(xì)長形。第一有源區(qū)12有部分17，它沿著右側(cè)邊緣伸展到上側(cè)邊緣，第二有源區(qū)14有部分20，它沿著左側(cè)邊緣伸展到下側(cè)邊緣。在第一有源區(qū)12內(nèi)形成第一驅(qū)動(dòng)晶體管Qd1的源和漏區(qū)22和24以及它們之間的溝道區(qū)、并且形成第一傳送晶體管Qt1的源和漏區(qū)26和28以及它們之間的溝道區(qū)。第一傳送晶體管Qt1的漏區(qū)28通過第一驅(qū)動(dòng)晶體管Qd1的漏區(qū)24與第一存儲(chǔ)節(jié)點(diǎn)區(qū)N1連接在一起。與此相似，在第二有源區(qū)14內(nèi)形成第二驅(qū)動(dòng)晶體管Qd2的源和漏區(qū)30和32以及它們之間的溝道區(qū)并且形成第二傳送晶體管Qt2的源和漏區(qū)34和36以及它們之間的溝道區(qū)。第二傳送晶體管Qt2的漏區(qū)36通過第二驅(qū)動(dòng)晶體管Qd2的漏區(qū)32和第二存儲(chǔ)節(jié)點(diǎn)區(qū)N2串聯(lián)連接。在襯底內(nèi)形成第三有源區(qū)16，后者在行方向伸展、從而處在第一有源區(qū)12和第二有源區(qū)14之間鄰近第一有源區(qū)12的2位置。在第三有源區(qū)16內(nèi)形成第一負(fù)載晶體管Q11的源和漏區(qū)38和40以及它們之間的溝道區(qū)。第一負(fù)載晶體管Q11的源和漏區(qū)38和40以及溝道區(qū)分別與第一驅(qū)動(dòng)晶體管Qd1的源和漏區(qū)22和24以及溝道區(qū)在列的方向上對(duì)準(zhǔn)。在襯底內(nèi)形成第四有源區(qū)18，后者在行方向伸展、從而處在第一有源區(qū)12和第二有源區(qū)14之間鄰近第二有源區(qū)14的位置。在第四有源區(qū)18內(nèi)形成第二負(fù)載晶體管Q12的源和漏區(qū)42和44以及它們之間的溝道區(qū)，使得它們?cè)诹蟹较蛏吓c第二驅(qū)動(dòng)晶體管Qd2的源和漏區(qū)30和32以及它們之間的溝道區(qū)對(duì)準(zhǔn)。
第一到第四有源區(qū)12、14、16和18被隔離區(qū)8隔離。因?yàn)榈谝坏降谒挠性磪^(qū)12到18在行方向伸展，并且如上所述，在單元區(qū)10內(nèi)彼此相鄰，所以，與現(xiàn)有技術(shù)相比，本發(fā)明有能減小縱橫比的優(yōu)點(diǎn)。第一驅(qū)動(dòng)晶體管Qd1、第一傳送晶體管Qt1、第一負(fù)載晶體管Q11的源、漏區(qū)和溝道區(qū)與第二驅(qū)動(dòng)晶體管Qd2、第二傳送晶體管Qt2、第二負(fù)載晶體管Q12的源、漏區(qū)和溝道區(qū)基本上分別相對(duì)于中心軸C對(duì)稱。因此，存儲(chǔ)在第一和第二存儲(chǔ)節(jié)點(diǎn)區(qū)N1和N2的電荷的存儲(chǔ)狀態(tài)是穩(wěn)定的。
第一柵極層46插入在第一驅(qū)動(dòng)晶體管Qd1和第一負(fù)載晶體管Q11的溝道區(qū)上各柵極氧化物層之間、在列方向上延伸成細(xì)長形。與此相似，第二柵極層48插入在第二驅(qū)動(dòng)晶體管Qd2和第二負(fù)載晶體管Q12的溝道區(qū)上各柵極氧化物層之間、在列方向上延伸成細(xì)長形。第三柵極層58通過其柵極氧化物層在第一傳送晶體管Qt1的溝道區(qū)上在列方向上延伸，以便布置成與單元區(qū)10的上側(cè)邊緣接觸。第四柵極層60介入第二傳送晶體管Qt2溝道區(qū)上的柵極氧化物層、在列方向上延伸、以便布置成與單元區(qū)10的下側(cè)邊緣接觸。第一到第四柵極層46,48,58和60中的每一層是用相同的材料制成的第一能態(tài)導(dǎo)電層。第一柵極層46的一個(gè)端部50覆蓋在隔離區(qū)8上，從而與第二負(fù)載晶體管Q12的漏區(qū)44的一個(gè)端部重疊。端部50可以在側(cè)向上與漏區(qū)44的端部相鄰。與此相似，第二柵極層48的一個(gè)端部52覆蓋在隔離區(qū)8上，從而與第一負(fù)載晶體管Q11的漏區(qū)40的一個(gè)端部重疊。端部52可以在側(cè)向上與漏區(qū)40的端部相鄰。第一和第三柵極層46和58布置成與第二和第四柵極層48和60分別相對(duì)于中心軸C大致對(duì)稱。
第一布線層54有L形，以便把第一存儲(chǔ)區(qū)N1與第一負(fù)載晶體管Q11的漏區(qū)40以及第二柵極層48互連。第二布線層56有L形，以便把第二存儲(chǔ)區(qū)N2與第二負(fù)載晶體管Q12的漏區(qū)44以及第一柵極層46互連。第一和第二布線層54和56的每一層都是以相同材料制成的導(dǎo)電層。第一布線層54也布置成與第二布線層56相對(duì)于中心軸C大致對(duì)稱。
字線層62(或WL)在第一層間絕緣層的上面在列方向上延伸成細(xì)長形。字線層62通過處在上邊緣的接觸孔64的一半和在下邊緣的接觸孔66的一半連接到第三和第四柵極層58和60。第二層間絕緣層淀積在字線層62和第一層間絕緣層的上面。如下面描述的那樣，接地線層和電源線層被交替地布置在第二層間絕緣層上面。圖3中示出電源線層68。層68通過處在右邊緣的接觸孔72的一半連接到第一負(fù)載晶體管Q11的源區(qū)38并且通過處在左邊緣的接觸孔74的一半連接到第二負(fù)載晶體管Q12的源區(qū)42。
接觸孔76的四分之一處在右上邊緣，并連接到與右側(cè)邊緣相鄰的接地線層，以便向第一驅(qū)動(dòng)晶體管Qd1的源區(qū)22提供接地源點(diǎn)。接觸孔78的四分之一處在左下邊緣，并連接到與左側(cè)邊緣相鄰的接地線層，以便向第二驅(qū)動(dòng)晶體管Qd2的源區(qū)30提供接地源點(diǎn)。
第三層間絕緣層淀積在電源線層68、接地線層和第二層間絕緣層的上面。在第三層間絕緣層上面形成一對(duì)數(shù)據(jù)線80(或DL)和82(或DL)，它們?cè)谛蟹较蛏仙煺钩砷L條形。數(shù)據(jù)線80和82彼此處在互補(bǔ)的關(guān)系。數(shù)據(jù)線80通過處在左邊緣的接觸孔84的一半連接到第一傳送晶體管Qt1的源區(qū)26，而數(shù)據(jù)線82通過處在右邊緣的接觸孔86的一半連接到第二傳送晶體管Qt2的源區(qū)34。
圖2A和2B顯示四個(gè)相鄰單元結(jié)合在一起的放大的平面圖。圖2A的右上側(cè)單元區(qū)10a與圖3的單元區(qū)相同。
參考圖2A和2B，四個(gè)單元區(qū)10a到10d由行線100a、100b、和100c以及列線102a、102b和102c限定。為了便于說明，雖然顯示了四個(gè)相鄰的單元，但是，應(yīng)當(dāng)指出，可以在行和列上布置許多四個(gè)相鄰的單元、使得它們彼此鄰接。因此，用給存儲(chǔ)單元定界的許多行線和列線來限定這些單元區(qū)。行線分成交替的第一和第二行線，而列線分成交替的第一和第二列線。在每根第一行線的兩側(cè)布置一對(duì)第一有源區(qū)，而在每根第二行線的兩側(cè)布置一對(duì)第二有源區(qū)。
單元區(qū)10b基本上與單元區(qū)10a相對(duì)于列線102b對(duì)稱。單元區(qū)10c基本上與單元區(qū)10a相對(duì)于行線100b對(duì)稱。單元區(qū)10d基本上與單元區(qū)10a相對(duì)于行線100b與列線102b的交點(diǎn)對(duì)稱。因此，一對(duì)第一有源區(qū)12被布置成在行方向上在每根第一行線100a和100c(在線100a的上部和在線100c的下部的第一有源區(qū)沒有表示在圖上)的相反的兩側(cè)延伸。一對(duì)第二有源區(qū)14也被布置成在行方向上在第二行線100b的相反的兩側(cè)延伸。在襯底內(nèi)形成第一橋區(qū)104，它沿著第一列線102a和102c通過第一列線102a和102c與第一行線100a和100c的交叉點(diǎn)，以便把各對(duì)第一有源區(qū)中的相鄰的第一有源區(qū)12互連起來。與此相似，在襯底內(nèi)形成第二橋區(qū)106，它沿著第二列線102b通過第二列線102b與第二行線100b的交叉點(diǎn)，以便把一對(duì)第二有源區(qū)14互連起來。因此，在第二行線100b上的第二橋區(qū)106被布置成與在第一行線100a和100c上的第一橋區(qū)104呈交替關(guān)系。因此，通過接觸孔65連接到第二橋區(qū)106的接地線層70連接到四個(gè)相鄰單元的第二驅(qū)動(dòng)晶體管Qd2的源區(qū)(或第二接地區(qū))14。因?yàn)榈诙騾^(qū)106分擔(dān)四個(gè)相鄰單元的第二驅(qū)動(dòng)晶體管Qd2的源區(qū)14，所以四個(gè)相鄰單元的每一個(gè)都需要接觸孔65的四分之一，此接觸孔在第二橋區(qū)106上。與此相似，在第一行線100a和100c上的各第一橋區(qū)104中的每一個(gè)分擔(dān)四個(gè)相鄰單元的第一驅(qū)動(dòng)晶體管Qd1的源區(qū)(或第一接地區(qū))22。所以，四個(gè)相鄰單元的每一個(gè)都需要接觸孔75的四分之一，此接觸孔在第一橋區(qū)104上。因此，可以減少接觸孔的數(shù)目。
結(jié)果，接地線的接觸孔75和65處在第一行線與第一列線以及第二行線與第二列線的交叉點(diǎn)上。在兩個(gè)相鄰的行線上的接觸孔75和65以彼此交替的關(guān)系布置。接地線層70通過接觸孔75和65連接到第一和第二橋區(qū)104和106。
兩個(gè)相鄰的第一負(fù)載晶體管Q11的源區(qū)16處在對(duì)應(yīng)的第一列線102a和102c(在圖2A和2B中沒有表示線102a的右側(cè)上的源區(qū)和線102c左側(cè)上的源區(qū))中的對(duì)應(yīng)的一根列線的相反的兩側(cè)。因此，鄰近第一列線102a的第一負(fù)載晶體管Q11的源區(qū)16通過接觸孔114連接到電源線層68。與此相似，鄰近第二列線102b的第一負(fù)載晶體管Q12的源區(qū)18通過接觸孔110連接到電源線層68。因此，接觸孔114和110以彼此交替的關(guān)系被布置在每行的單元區(qū)內(nèi)。這樣，電源線層68被交替地布置，在列的方向上伸展，并且電源線層68的每層都通過接觸孔110和114連接到第一和第二負(fù)載晶體管Q11和Q12的源區(qū)。因此，由每個(gè)電源線層提供的電源被加到在兩相鄰列的負(fù)載晶體管。
如上所述，在布置于每列的各存儲(chǔ)單元上設(shè)置電源線層和接地線層之一。因此，電源線和接地線的每一層的寬度可以充分地增加，而不會(huì)減小各個(gè)單元面積，因而，減小了電源線層和接地線層的電阻。
第一接觸區(qū)25通常連接到第一傳送晶體管Qt1的源區(qū)26，并與第二列線102b交叉。第一接觸區(qū)25通過接觸孔120連接到在行方向伸展的對(duì)應(yīng)的數(shù)據(jù)線80(或DL)。與此相似，第二接觸區(qū)35通常連接到第二傳送晶體管Qt2的源區(qū)34，并與第一列線102a和102c交叉。第二接觸區(qū)35通過接觸孔124連接到在行方向伸展的對(duì)應(yīng)的數(shù)據(jù)線82(或DL)。
參考圖3到9，將在下面描述根據(jù)本發(fā)明的實(shí)施例的全CMOSSRAM單元的制造方法。
圖9是沿圖3的線9-9’所取的剖視圖。圖4到8是顯示在制造圖3的CMOS SRAM單元的各處理步驟中順序的各層的平面圖。
在p型半導(dǎo)體襯底1的表面形成溝道隔離層2，以便利用傳統(tǒng)的淺溝隔離技術(shù)來隔離各器件元件。溝道有0.4到0.6μm范圍的深度。在溝道內(nèi)充填原硅酸四乙酯(tetraethylortho silicate)SiO2。隔離層2可以用傳統(tǒng)的硅的局部氧化(LOCOS)技術(shù)形成。在形成溝道隔離層2之后，形成n型和p型阱3和4。深度大約0.4μm的n型阱3是通過能量為300～400kev，劑量為大約1×1013離子/cm2的砷離子注入來形成的。深度大約0.6μm的p型阱4是通過能量為170～200kev，劑量為大約3×1013離子/cm2的硼離子注入來形成的。然后，如圖4所示，由溝道隔離層2來限定形成n溝道絕緣柵場(chǎng)效應(yīng)管(IGFET)的第一和第二有源區(qū)12和14，而由溝道隔離層2來限定形成p溝道IGFET的第三和第四有源區(qū)16和18。
在襯底表面上形成柵氧化層6，其厚度為大約60埃。在柵氧化層6上面淀積多晶層，并用傳統(tǒng)的光刻技術(shù)形成柵極層圖案46、48、58和60，如圖5所示。然后，用低濃度離子注入來形成輕摻雜的源和漏區(qū)。為了進(jìn)行輕摻雜n，即n離子注入，在第三和第四有源區(qū)16和18上形成離子注入掩模層。然后，以20～30kev的能量和1～5×1013離子/cm2的劑量對(duì)第一和第二有源區(qū)12和14進(jìn)行砷離子注入。在去掉所述掩模層后，在第一和第二有源區(qū)12和14上形成掩模層，以便進(jìn)行p離子注入，然后，以30～40kev的能量和1～5×1013離子/cm2的劑量對(duì)第三和第四有源區(qū)16和18進(jìn)行BF2離子注入。在去掉所述掩模層后，在柵極46、48、58和60的側(cè)壁處形成側(cè)壁隔離層7。此后，進(jìn)行高濃度離子注入。重?fù)诫sp，即對(duì)第三和第四有源區(qū)16和18進(jìn)行p+離子注入，而重?fù)诫sn，即對(duì)第一和第二有源區(qū)12和14進(jìn)行n+離子注入。n+離子注入在50～70kev的能量和1～7×1015離子/cm2的劑量的砷離子的條件下進(jìn)行。而p+離子注入在50～70kev的能量和1～7×1015離子/cm2的劑量的硼離子的條件下進(jìn)行?？梢栽谥?fù)诫s的多晶硅層上形成多晶硅層的難熔金屬。然后，覆蓋式地(blanketly)淀積厚度大約200埃的氮化硅層9。此后，利用無邊界(borderless)接觸技術(shù)，形成第一和第二布線層54和56以及用于造成與接地層、電源層和數(shù)據(jù)線層接觸的接觸部分，如圖6所示。如從圖6所看到的，因?yàn)椴恍枰贿B接到每個(gè)接觸窗口的區(qū)域所包圍的邊界，所以，集成密度可以提高。在用一般的光刻技術(shù)形成接觸窗口后，用濺射方法淀積厚度為500埃的Ti和TiN雙層，然后，如圖6那樣形成圖案。此后，以大約8,000埃的厚度在襯底上淀積第一層間絕緣層9，例如四乙氧基硅烷(TEOS)。
如圖7所示，在第一層間絕緣層9內(nèi)形成接觸孔64和66，以便暴露出下面的第三和第四柵電層58和60。用傳統(tǒng)的鎢Damascene技術(shù)形成鎢制的字線。此后，以大約4,000埃的厚度淀積第二層間絕緣層140，例如TEOS。此后，如圖8所示，形成接觸孔72,74,76,78和79，并在接觸孔內(nèi)形成鎢針形接點(diǎn)。覆蓋式地(blanketly)淀積上厚度為6,000埃的鋁層。然后用傳統(tǒng)地光刻方法形成接觸焊盤層132和134，以便與電源線層70、接地線層68和數(shù)據(jù)線形成接觸。在淀積絕緣層之后，用化學(xué)的、機(jī)械的拋光(CMP)技術(shù)進(jìn)行平面化。此后，以大約4,000埃的厚度覆蓋式地(blanketly)淀積上第三層間絕緣層150，例如TEOS。
此后，如圖3所示，形成接觸孔84和86，以便形成數(shù)據(jù)線80和82。在接觸孔84和86內(nèi)形成鎢針形接點(diǎn)。然后覆蓋式地(blanketly)淀積上厚度為6,000埃的鋁層，然后形成圖案，以便形成數(shù)據(jù)線80和82。
如上所述，本發(fā)明的SRAM單元區(qū)包括多對(duì)在行方向上伸展的第一有源區(qū)；多對(duì)在行方向上伸展、以便與第一有源區(qū)的各對(duì)交替地配置的第二有源區(qū)；連接第一有源區(qū)的各對(duì)的第一橋區(qū)和連接第二有源區(qū)的各對(duì)的第二橋區(qū)。每個(gè)第一橋區(qū)連接到四配置單元第一驅(qū)動(dòng)晶體管的源區(qū)，而每個(gè)第二橋區(qū)連接到四配置單元第二驅(qū)動(dòng)晶體管的源區(qū)。因此，因?yàn)樵诘谝缓偷诙騾^(qū)內(nèi)形成的每個(gè)接觸孔為四配置單元所共用，故可減少接觸孔的數(shù)目。另一方面，因?yàn)樵趯?duì)應(yīng)的列的存儲(chǔ)單元上形成交替地在列方向上伸展的接地線層和電源線層，所以，盡管存儲(chǔ)單元尺寸減小，仍可增加接地線層和電源線層的寬度，從而，減小了各接地線層和電源線層的電阻。因?yàn)榈谝缓偷诙艠O層中的每一層都不重疊在串聯(lián)連接區(qū)，即驅(qū)動(dòng)晶體管和傳送晶體管的公共漏區(qū)，并且，在半導(dǎo)體襯底上形成在一個(gè)方向上伸展的有源區(qū)，所以，可以減小單元尺寸。因?yàn)闃?gòu)成SRAM單元的元件布置得相對(duì)于給定的軸基本上對(duì)稱，所以，數(shù)據(jù)存儲(chǔ)狀態(tài)可以穩(wěn)定化。
權(quán)利要求
1．一種靜態(tài)隨機(jī)存取存儲(chǔ)單元，它包括n溝道型第一和第二傳送晶體管、n溝道型第一和第二驅(qū)動(dòng)晶體管和p溝道型第一和第二負(fù)載晶體管，其中的每個(gè)晶體管在半導(dǎo)體襯底內(nèi)形成的溝道區(qū)相反的兩側(cè)都有源和漏區(qū)以及在溝道區(qū)上面的柵極，其特征在于所述單元包括由所述第一傳送晶體管和所述第一驅(qū)動(dòng)晶體管的漏區(qū)形成的第一公共區(qū)，此兩晶體管通過所述第一公共區(qū)串聯(lián)連接；由所述第二傳送晶體管和所述第二驅(qū)動(dòng)晶體管的漏區(qū)形成的第二公共區(qū)，此兩晶體管通過所述第二公共區(qū)串聯(lián)連接；設(shè)置在所述第一和第二公共區(qū)之間而鄰近所述第一公共區(qū)的所述第一負(fù)載晶體管的漏區(qū)；設(shè)置在所述第一負(fù)載晶體管的漏區(qū)和所述第二公共區(qū)之間的所述第二負(fù)載晶體管的漏區(qū)；第一和第二柵極層，它們通常彼此平行布置，并分別起著所述第一驅(qū)動(dòng)晶體管和所述第一負(fù)載晶體管的柵極的作用，以及起著所述第二驅(qū)動(dòng)晶體管和所述第二負(fù)載晶體管的柵極的作用，所述第一和第二柵極層的每一層都由第一能態(tài)(level)的導(dǎo)電材料制成；和第一和第二互連層，它們中的每一層由不同于所述第一能態(tài)(level)的第二能態(tài)(level)的導(dǎo)電材料制成，所述第一互連層把所述第一公共區(qū)連接到所述第一負(fù)載晶體管的漏區(qū)和所述第二柵極層，所述第二互連層把所述第二公共區(qū)連接到所述第二負(fù)載晶體管的漏區(qū)和所述第一柵極層。
2．權(quán)利要求1的存儲(chǔ)單元，其特征在于還包括在所述襯底上形成的隔離區(qū)；在所述襯底上這樣形成的分開的第一和第二有源區(qū)，使得所述第一和第二有源區(qū)被所述隔離區(qū)所隔離，所述第一和第二有源區(qū)的每一個(gè)都在第一方向上伸展，所述第一有源區(qū)形成所述第一傳送晶體管和所述第一驅(qū)動(dòng)晶體管的源和溝道區(qū)以及所述第一公共區(qū)，所述第二有源區(qū)形成所述第二傳送晶體管和所述第二驅(qū)動(dòng)晶體管的源和溝道區(qū)以及所述第二公共區(qū)；在所述襯底上這樣形成的分開的第三和第四有源區(qū)，使得所述第一和第二有源區(qū)被所述隔離區(qū)所隔離，所述第三有源區(qū)在第一方向上從所述第一負(fù)載晶體管的所述漏區(qū)伸展，以便形成所述第一負(fù)載晶體管的的漏、溝道和源區(qū)，所述第四有源區(qū)在第一方向上伸展到所述第二負(fù)載晶體管的所述漏區(qū)，以便形成所述第二負(fù)載晶體管的源、溝道和漏區(qū)。
3．權(quán)利要求2的存儲(chǔ)單元，其特征在于所述第一和第二有源區(qū)中的每一個(gè)都是在所述襯底上形成的p型阱區(qū)，而所述第三和第四有源區(qū)中的每一個(gè)都是在所述襯底上形成的n型阱區(qū)。
4．權(quán)利要求1的存儲(chǔ)單元，其特征在于所述第一和第二柵極層分別在通常垂直于所述第一方向的第二方向伸展，所述第一柵極層的一個(gè)端部與所述第二負(fù)載晶體管的所述漏區(qū)相鄰，而第二柵極層的一個(gè)端部與所述第一負(fù)載晶體管的所述漏區(qū)相鄰。
5．權(quán)利要求2的存儲(chǔ)單元，其特征在于所述第一和第二柵極層分別在通常垂直于所述第一方向的第二方向伸展，所述第一柵極層的一個(gè)端部與所述第二負(fù)載晶體管的所述漏區(qū)相鄰，而所述第二柵極層的一個(gè)端部與所述第一負(fù)載晶體管的所述漏區(qū)相鄰。
6．權(quán)利要求1的存儲(chǔ)單元，其特征在于所述第一傳送晶體管、所述第一驅(qū)動(dòng)晶體管和所述第一負(fù)載晶體管通常布置成相對(duì)于在所述襯底上的確定的軸分別與所述第二傳送晶體管、所述第二驅(qū)動(dòng)晶體管和所述第二負(fù)載晶體管對(duì)稱。
7．權(quán)利要求6的存儲(chǔ)單元，其特征在于所述第一和第二柵極層分別在通常垂直于所述第一方向的第二方向伸展，所述第一柵極層的一個(gè)端部與所述第二負(fù)載晶體管的所述漏區(qū)相鄰，而所述第二柵極層的一個(gè)端部與所述第一負(fù)載晶體管的所述漏區(qū)相鄰。
8．權(quán)利要求7的存儲(chǔ)單元，其特征在于所述第一柵極層通常布置成相對(duì)于所述確定的軸與所述第二柵極層對(duì)稱。
9．權(quán)利要求8的存儲(chǔ)單元，其特征在于所述第一互連層通常布置成相對(duì)所述確定的軸與所述第二互連層對(duì)稱。
10．權(quán)利要求2的存儲(chǔ)單元，其特征在于所述第一和第二傳送晶體管、所述第一和第二驅(qū)動(dòng)晶體管以及所述第一和第二負(fù)載晶體管通常布置成在所述襯底上分別對(duì)稱。
11．權(quán)利要求10的存儲(chǔ)單元，其特征在于所述第一和第二柵極層通常分別布置成在所述襯底上對(duì)稱。
12．權(quán)利要求11的存儲(chǔ)單元，其特征在于所述第一和第二互連層通常布置成在所述襯底上分別對(duì)稱。
13．一種半導(dǎo)體存儲(chǔ)器件，它包括設(shè)置在形成處于半導(dǎo)體襯底上的單元區(qū)內(nèi)的起碼一個(gè)存儲(chǔ)單元，所述單元包括第一和第二傳送晶體管、第一和第二驅(qū)動(dòng)晶體管以及第一和第二負(fù)載晶體管，它們中的每一個(gè)在所述襯底的溝道區(qū)的相反的兩側(cè)都有一對(duì)源/漏區(qū)和在溝道區(qū)上的柵極，所述第一傳送晶體管的源/漏區(qū)中的一個(gè)區(qū)與所述第一驅(qū)動(dòng)晶體管的源/漏區(qū)中的一個(gè)區(qū)串聯(lián)連接，以便形成第一公共區(qū)，所述第二傳送晶體管的源/漏區(qū)中的一個(gè)區(qū)與所述第二驅(qū)動(dòng)晶體管的源/漏區(qū)中的一個(gè)區(qū)串聯(lián)連接，以便形成第二公共區(qū)，所述第一公共區(qū)連接到所述第一負(fù)載晶體管源/漏區(qū)中的一個(gè)區(qū)、并且連接到所述第二負(fù)載晶體管以及所述第二驅(qū)動(dòng)晶體管的柵極，所述第二公共區(qū)連接到所述第二負(fù)載晶體管源/漏區(qū)中的一個(gè)區(qū)、并且連接到所述第一負(fù)載晶體管以及所述第一驅(qū)動(dòng)晶體管的柵極，所述第一和第二傳送晶體管的源/漏區(qū)中的另一個(gè)區(qū)連接到一對(duì)數(shù)據(jù)線中對(duì)應(yīng)的一條，其特征在于所述器件的改進(jìn)包括第一有源區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)，并在第一方向上伸展，以便形成所述第一傳送晶體管和所述第一驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)、它們的溝道區(qū)和所述第一公共區(qū)；以及第二有源區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、與所述第一有源區(qū)隔開，并在所述第一方向上伸展，以便形成所述第二傳送晶體管和所述第二驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)、它們的溝道區(qū)和所述第二公共區(qū)。
14．權(quán)利要求13的器件，其特征在于還包括第三有源區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、設(shè)置在所述第一和第二有源區(qū)之間鄰近所述第一有源區(qū)處，并在所述第一方向上伸展，以便形成所述第一負(fù)載晶體管的源/漏區(qū)和溝道區(qū)；以及第四有源區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、設(shè)置在所述第一和第二有源區(qū)之間在鄰近所述第二有源區(qū)處，并在所述第一方向上伸展，以便提供所述第二負(fù)載晶體管的源/漏區(qū)和溝道區(qū)。
15．權(quán)利要求13的器件，其特征在于所述單元區(qū)通常是一個(gè)長方形區(qū)域，它有基本上平行于第二方向、基本上垂直于第一方向的第一和第二邊緣以及基本上平行于第一方向的第三和第四邊緣，所述第一驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第一端部與所述第一邊緣相鄰，而所述第二驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第二端部與所述第二邊緣相鄰。
16．權(quán)利要求15的器件，其特征在于還包括第一橋區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、從所述第一端部沿著所述第一邊緣伸展到鄰近所述第一有源區(qū)的所述第三邊緣；以及第二橋區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)內(nèi)、從所述第二端部沿著所述第二邊緣伸展到鄰近所述第二有源區(qū)的所述第四邊緣。
17．權(quán)利要求15的器件，其特征在于還包括在所述單元區(qū)上面的絕緣層上形成的接地線層，它通過接觸孔連接到處在所述絕緣層下面的所述第一和第二橋區(qū)。
18．權(quán)利要求14的器件，其特征在于所述單元區(qū)通常是長方形區(qū)域，它有基本上平行于第二方向、基本上垂直于第一方向的第一和第二邊緣以及基本上平行于第一方向的第三和第四邊緣，所述第一驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第一端部與所述第一邊緣相鄰，而所述第二驅(qū)動(dòng)晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第二端部與所述第二邊緣相鄰。所述第一負(fù)載晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第三端部與所述第一邊緣相鄰，而所述第二負(fù)載晶體管的源/漏區(qū)中的另一個(gè)區(qū)的第四端部與所述第二邊緣相鄰。
19．權(quán)利要求18的器件，其特征在于還包括第一橋區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、從所述第一端部沿著所述第一邊緣伸展到鄰近所述第一有源區(qū)的所述第三邊緣；以及第二橋區(qū)，它形成在所述襯底內(nèi)所述單元區(qū)、從所述第二端部沿著所述第二邊緣伸展到鄰近所述第二有源區(qū)的所述第四邊緣。
20．權(quán)利要求19的器件，其特征在于還包括在所述單元區(qū)上面的絕緣層上形成的接地線層或電源線層中的一層，所述接地線層通過在所述絕緣層內(nèi)的接觸孔連接到所述第一和第二橋區(qū)，所述電源線層通過在所述絕緣層內(nèi)的接觸孔連接到所述第三和第四端部。
21．一種半導(dǎo)體器件，它包括分別形成在半導(dǎo)體襯底上單元區(qū)內(nèi)的存儲(chǔ)單元，用給單元區(qū)中的各個(gè)區(qū)定界的許多行線和列線來確定所述各單元區(qū)，所述行線分成交替的第一和第二行線，所述列線分成交替的第一和第二列線，所述單元中的每一個(gè)包括帶交叉耦合的第一和第二反相器的觸發(fā)器和連接到所述觸發(fā)器的第一和第二傳送晶體管，所述第一和第二反相器在所述襯底內(nèi)各自有連接到接地源點(diǎn)的第一和第二擴(kuò)散區(qū)，其特征在于所述器件包括第一橋區(qū)，它這樣形成在所述襯底內(nèi)、以致每個(gè)所述第一橋區(qū)通過所述第一行線與所述第一列線的交叉點(diǎn)中對(duì)應(yīng)的一個(gè)交叉點(diǎn)與在每個(gè)四單元區(qū)的所述第一擴(kuò)散區(qū)互連起來，此四單元區(qū)與所述交叉點(diǎn)中對(duì)應(yīng)的一個(gè)交叉點(diǎn)相鄰；以及第二橋區(qū)，它這樣形成在所述襯底內(nèi)、以致每個(gè)所述第二橋區(qū)通過所述第二行線與所述第二列線的交叉點(diǎn)中對(duì)應(yīng)的一個(gè)交叉點(diǎn)與在每個(gè)四單元區(qū)的所述第二擴(kuò)散區(qū)互連起來，此四單元區(qū)與所述交叉點(diǎn)中對(duì)應(yīng)的一個(gè)交叉點(diǎn)相鄰；由此跨過每條所述第二行線的所述第二橋區(qū)以相對(duì)于所述第一橋區(qū)交錯(cuò)的關(guān)系來布置，而所述第一橋區(qū)跨過所述第二行線中的所述每一條附近的兩條第一行線中的每一條。
22．權(quán)利要求21的半導(dǎo)體器件，其特征在于所述每一個(gè)單元的所述第一擴(kuò)散區(qū)是構(gòu)成所述第一反相器的所述n溝道型第一驅(qū)動(dòng)晶體管的源區(qū)，而所述每一個(gè)單元的所述第二擴(kuò)散區(qū)是構(gòu)成所述第二反相器的所述n溝道型第二驅(qū)動(dòng)晶體管的源區(qū)。
23．權(quán)利要求21的半導(dǎo)體器件，其特征在于所述每一個(gè)單元的所述第一和第二反相器分別包括在所述襯底上形成的、連接到電源的第三和第四擴(kuò)散區(qū)；在所述單元區(qū)內(nèi)的、與每一條所述第一列線相鄰的所述第三擴(kuò)散區(qū)以直線關(guān)系、通常平行于行線方向、在每條所述第一列線的相反的兩側(cè)布置；以及在所述單元區(qū)內(nèi)的、與每一條所述第二列線相鄰的所述第四擴(kuò)散區(qū)以直線關(guān)系、通常平行于行線方向、在每條所述第二列線的相反的兩側(cè)布置。
24．權(quán)利要求23的半導(dǎo)體器件，其特征在于所述器件還包括接地層，每一接地層在布置于每一交替的列上的所述存儲(chǔ)單元的上面、在絕緣層上在列方向上伸展、并且通過在所述絕緣層內(nèi)的接觸孔連接到所述第一和第二橋區(qū)，以便提供所述接地源點(diǎn)；以及電源層，每一層在布置于所述交替的各列之間的每一列上的所述存儲(chǔ)單元的上面、在所述絕緣層上在列方向上伸展、并且通過在所述絕緣層內(nèi)的接觸孔連接到所述第三和第四擴(kuò)散區(qū)，以便提供所述電源。
25．權(quán)利要求24的半導(dǎo)體器件，其特征在于用于提供所述接地源點(diǎn)的所述接觸孔設(shè)置在所述交叉點(diǎn)上，而提供所述電源的所述接觸孔設(shè)置在所述第一列線與所述直線性的第三擴(kuò)散區(qū)交叉的部分以及所述第二列線與所述直線性的第四擴(kuò)散區(qū)交叉的部分。
全文摘要
一種能減小全CMOS SRAM單元的縱橫比的半導(dǎo)體器件,所述單元包括:由串聯(lián)連接的第一傳送晶體管和第一驅(qū)動(dòng)晶體管的漏區(qū)形成的第一公共區(qū);由串聯(lián)連接的第二傳送晶體管和第二驅(qū)動(dòng)晶體管的漏區(qū)形成的第二公共區(qū);設(shè)置在第一和第二公共區(qū)之間而鄰近第一公共區(qū)的第一負(fù)載晶體管的漏區(qū);設(shè)置在第一負(fù)載晶體管的漏區(qū)和第二公共區(qū)之間的第二負(fù)載晶體管的漏區(qū);第一和第二柵極層,它們通常彼此平行布置;以及第一和第二互連層。
文檔編號(hào)H01L21/8244GK1224243SQ9811886
公開日1999年7月28日 申請(qǐng)日期1998年8月31日 優(yōu)先權(quán)日1997年12月23日
發(fā)明者金成奉, 金基俊, 尹鐘密 申請(qǐng)人:三星電子株式會(huì)社