專利名稱：集成電路的導(dǎo)體的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及低襯底損耗的集成電路(IC)中的電導(dǎo)體和制作這種導(dǎo)體的方法，特別涉及制作螺旋電感的方法以及集成電路電感。
如今，在頻率范圍為1-2GHz的高速電子應(yīng)用中使用的是增強(qiáng)型硅雙極型、CMOS型和BiCMOS型電路，它們?nèi)〈艘郧爸荒苡稍刂芷诒碇孝?Ⅴ族材料制備的器件。
當(dāng)制作如諧振器和濾波器等模塊時(shí)，高頻電路通常需要電感元件。所有集成電路共有的一個(gè)問題是如何實(shí)現(xiàn)具有高品質(zhì)因子Q和高工作頻率的集成電路電感，其中的工作頻率受諧振頻率的限制。
品質(zhì)因子，即Q值，是存儲(chǔ)能量與損耗能量的比值，對(duì)于電感可以用公式Q=2×π×f×L/R計(jì)算，其中f是工作頻率，L是電感值，R是金屬的電阻損耗，計(jì)算中沒有考慮任何由襯底引入的寄生損耗。
由于襯底導(dǎo)電特性的影響，電感的Q值會(huì)降低。通過選擇性地去除電感下面的硅，可以獲得更高的Q值和更高的諧振頻率。利用這種去除工藝可以使Q值增加兩倍。去除工藝是按照硅刻蝕工藝進(jìn)行的，給出一個(gè)幾百微米寬的空氣隙，見J.Y.C.Chang,A.A.Abidi,M.Gaitan,“Large Suspended Inductor on Silicon and Their Use ina 2μm CMOS RF Amplifier”IEEE Transactions on Electron DevicesVol.40,No.5,p.246,May 1993，但是這種去除工藝在大規(guī)模生產(chǎn)中是行不通的，或者說與硅IC工藝不兼容。
在硅片上制作集成電路的工藝方法的最新進(jìn)展允許制作單位集成電路面積電感值更高、損耗更低的電感結(jié)構(gòu)，因?yàn)榻档土穗娐返某叽绮⑹褂枚嘟饘賹?，利用厚氧化層以便更好地將電感與襯底隔離。由于金屬的電阻和制作IC襯底的損耗，所以損耗仍然很大。利用處理硅晶片的現(xiàn)有方法很難在1-2GHz的頻率范圍內(nèi)獲得Q值高于5-10的電感元件。
電感元件通常設(shè)計(jì)為方形螺旋金屬條，例如見N.M.Nguyen,R.G.Meyer,“Si IC-Compatible Inductor and LC Passive Filter”,IEEEJournal of Solid-State Circuits Vol.25,No.4,p.1028,August1990。此外，IC通常包含多金屬層，現(xiàn)在多達(dá)五層的金屬層在復(fù)雜的超大規(guī)模集成(VLSI)電路中是很常見的。螺旋結(jié)構(gòu)至少需要兩層金屬層，一層用于該螺旋，一層用于閉合結(jié)構(gòu)，即形成一個(gè)從螺旋中心到電感邊緣上的輸出端的導(dǎo)體通路。由于最頂層金屬層的厚度較大，所以該層的電阻通常較低，因此應(yīng)當(dāng)使用這一金屬層。
利用圓形螺旋，對(duì)于相同的電感值可以使電阻值降低10％，使相同幅值形成的電感的Q值增加。這種電路結(jié)構(gòu)不適用于計(jì)算機(jī)輔助設(shè)計(jì)(CAD)中使用的通用軟件，但是可以利用八邊形結(jié)構(gòu)替代圓形結(jié)構(gòu)，而不會(huì)增加電感的電阻值，見S.Chaki,S.Aono,N.Andoh,Y.Sasaki,N.Tanino,“Loss Reduction of a Spiral Inductor”,Technical Report of IEICE,p.61 ED93-166,MW93-123,1CD93-181(1994-01)。
一種較好的降低電阻方法是在相鄰層中制作具有平行螺旋通路的電感，例如并聯(lián)最頂層金屬層。這樣，電感的Q值可以增加1.5-2倍，其代價(jià)是降低了諧振頻率，因?yàn)楦綦x層的厚度減小了。通過增加螺旋的圈數(shù)，電感值可以做得很大。然而，電感螺旋對(duì)襯底的電容同樣會(huì)增加，導(dǎo)致諧振頻率降低，限制了電感的可用工作頻率范圍。
因此，美國專利5,446,311描述了一種具有制作在多金屬層中的電感的結(jié)構(gòu)，以便降低電感電阻。
此外，日本專利申請(qǐng)JP A 07-106 514公開了一種與美國專利5,446,311描述的結(jié)構(gòu)類似的結(jié)構(gòu)，其中通過制作具有形成在不同金屬層中的兩個(gè)螺旋金屬通路的電感，降低了靜電電容引起的損耗，同時(shí)增加了Q值，電感由第三層連接。
現(xiàn)代IC工藝使用深槽來隔離器件。這種槽的優(yōu)點(diǎn)是降低了寄生電容，減小了器件間距。利用干法刻蝕，再補(bǔ)填氧化物和未摻雜的多晶硅或絕緣材料，可以獲得深5-20μm、寬1-2μm的槽。補(bǔ)填工藝之后，在襯底表面覆蓋一層補(bǔ)填材料，因此表面基本上是平坦的，這樣金屬層可以毫無限制的覆蓋在槽上。
美國專利5,336,921和5,372,967同樣描述了一種在垂直槽中制作電感的方法。所述電感的用途在于通過提供一種在槽中制作呈電感線圈形的垂直電感的方法來解決集成電路中的傳統(tǒng)水平電感所遭遇的一些問題。
此外，美國專利5,095,357公開了一種直接集成在半導(dǎo)體集成電路中的、具有低寄生電容的電感結(jié)構(gòu)。
本發(fā)明的一個(gè)目的是提供一種能用簡單方式獲得低損耗的導(dǎo)體的方法。
本發(fā)明的另一個(gè)目的是獲得一種集成電路結(jié)構(gòu)，該結(jié)構(gòu)有可能獲得具有高Q值的電感。
利用位于螺旋電感結(jié)構(gòu)下方并填充隔離材料的槽可以實(shí)現(xiàn)這些和其它目的，其中的槽增加了金屬到半導(dǎo)電襯底的有效距離。因此，降低了集成器件的襯底損耗和對(duì)襯底的電容。相應(yīng)地增加了電感的Q值和諧振頻率。
在只有兩層金屬層的情況下，填充槽足以獲得可接受的Q值和諧振頻率。
在另一種具有多層金屬層通常為四到五層的情況下，螺旋應(yīng)當(dāng)布置在最頂層金屬層中，這進(jìn)一步降低了已經(jīng)被襯底中的填充槽降低了的對(duì)襯底的寄生電容，并給出更高的自諧振頻率。最頂層通常具有最小的薄片電阻，這同樣會(huì)使Q值增加。
降低了的襯底電容還可以用來并聯(lián)上金屬層，例如用于制作螺旋的、從襯底數(shù)起的第三和第四金屬層，用于制作穿接的、從襯底數(shù)起的第二層金屬層，由此又可以使Q值增加1.5-2倍。
可以在任何金屬線或金屬焊盤下使用這種槽，以便降低寄生電容和襯底損耗。
另外，如果使用新型Si-IC工藝，那么不需要改變?nèi)魏喂に嚮蛟黾宇~外的工藝步驟就可以實(shí)現(xiàn)這種結(jié)構(gòu)。
因此，在制作集成電路電感或包含電感的集成電路的方法中，電感制作在半導(dǎo)電或半絕緣襯底上或在其中，特別是通過在硅襯底上淀積或涂敷各種層來制作。電感通常包含基本上在一個(gè)或多個(gè)平面例如基本上平行的平面內(nèi)延伸的電導(dǎo)體通路結(jié)構(gòu)。在制作導(dǎo)體通路之前，特別是在電感金屬通路施加或淀積在襯底上之前，在襯底中刻蝕出從襯底表面的適當(dāng)位置開始延伸的槽。槽的位置應(yīng)保證電感通路位于槽的上方或靠近槽，保證槽將截?cái)嘁r底材料內(nèi)部的假想電流通路，當(dāng)使用電感并有電流從其中流過時(shí)，在襯底中沒有槽，因此，這種槽結(jié)構(gòu)將消弱或阻礙襯底內(nèi)部的電流。槽填充電絕緣材料，特別是介電材料或半導(dǎo)電材料，以便在制作導(dǎo)體通路的后續(xù)工藝步驟中得到基本平坦的表面。
然后優(yōu)選地配置槽的位置，使槽占據(jù)電感下面的最大可能面積，即槽可以緊密地分布。同樣，槽優(yōu)選地配置在基本平行的槽結(jié)構(gòu)中或網(wǎng)狀結(jié)構(gòu)中。
因此，在大多數(shù)情況下，具有集成在其內(nèi)部的電感的集成電路包含導(dǎo)電性比襯底差或弱的材料構(gòu)成的薄板，這種“板”是上述的填充槽。板配置在襯底中導(dǎo)體通路的某些區(qū)域，例如在電感通路的下方，但是在導(dǎo)體通路平面之間和電感通路的上方具有板的結(jié)構(gòu)在復(fù)雜多層結(jié)構(gòu)中是可行的。在任何情況下，板可以配置得基本上垂直于導(dǎo)體通路平面或者具有任何其它適宜的幾何結(jié)構(gòu)，以便使從導(dǎo)體中的一個(gè)位置到另一個(gè)位置的不期望的電流通路，在使用電路時(shí)和期望的電流在導(dǎo)體通路中流動(dòng)時(shí)，足夠地長以使這些電流通路具有大電阻，這種結(jié)構(gòu)顯著地降低了這些電流。
由此，板可以基本上配置得相互平行，至少對(duì)于所有板中一部分板是這樣的。因此，當(dāng)沿導(dǎo)體通路方向看時(shí)，板可以配置在由兩個(gè)平行板子集形成的網(wǎng)狀結(jié)構(gòu)中。板具有適當(dāng)?shù)暮穸纫员阌行У厍袛嘁r底內(nèi)部的電流通路，限制襯底中的電流使其在襯底內(nèi)部只具有長通路。例如，對(duì)于典型的板材料，板的厚度可以基本上等于導(dǎo)體通路的厚度。板的寬度或深度，如從導(dǎo)體通路所看到的，應(yīng)當(dāng)足以限制襯底內(nèi)部的電流通路。然后，板還優(yōu)選地緊密地排列以便具有致密或緊湊的間隔，這樣相鄰板之間的間隔很小，這同樣限制了電流通路，由此限制了在襯底材料內(nèi)部從導(dǎo)體上的緊密設(shè)置的一個(gè)位置到另一個(gè)位置的電流。例如，間隔可以是板厚度的2倍或幾倍，例如5倍。這還可以按下述方式進(jìn)行，即板或槽配置得占據(jù)最大可能區(qū)域，當(dāng)從電感所看到時(shí)，然而每個(gè)板的剖面面積很小，如在該視圖中所看到的。
上述的集成電路通常包含制作在半導(dǎo)電或半絕緣襯底上或在其中的金屬導(dǎo)體，特別是在硅襯底中，導(dǎo)體例如是電感通路的一部分。同樣，板或槽可以配置在鄰近上述導(dǎo)體的一個(gè)或數(shù)個(gè)區(qū)域中，以便降低導(dǎo)體到襯底的損耗。例如，上述的板可以配置得基本上與導(dǎo)體平面或其中的電流通路平面垂直。板可以是配置得橫跨金屬導(dǎo)體中的電流通路、并優(yōu)選地沿基本上垂直于電流通路的方向和/或?qū)w的縱向方向延伸的填充槽。
現(xiàn)在將參照附圖詳細(xì)地描述本發(fā)明，其中

圖1是從利用現(xiàn)有技術(shù)制作的集成電路電感的頂部看到的高度簡化的矩形螺旋結(jié)構(gòu)，圖2a和2b是圖1的電感的剖面圖，圖3是集成電路電感的剖面圖，圖4是用于襯底的槽的圖案，圖5是在金屬導(dǎo)體線下面的槽的圖案。
圖1表示現(xiàn)有技術(shù)形成電感的矩形螺旋結(jié)構(gòu)。在這種情況下，通過多個(gè)矩形圈的螺旋導(dǎo)電通路，將電感制作在從底層數(shù)起的第四層，即最頂層金屬層101中，圈數(shù)通常在5和10之間。低層金屬層103，在該情況下是第三層，通過穿接來閉合螺旋結(jié)構(gòu)。
圖1的電感結(jié)構(gòu)還顯示在圖2a和2b的剖面視圖中，剖面是分別沿圖1中線a-a和b-b截取的。因此，圖2a顯示了形成矩形圈的第四金屬層金屬201。在金屬螺旋201的下面，有一層施加在硅襯底205上的氧化層203。金屬層的厚度通常在1-2μm之間，氧化層的厚度通常是6μm，導(dǎo)體通路的寬度約為5μm，相鄰?fù)分g的距離與通路的寬度具有相同的幅值。
在沿圖1中的線b-b截取的剖面視圖2b中，還顯示了第三金屬層207。第三金屬層207構(gòu)成閉合電感線圈的導(dǎo)電穿接。第四金屬層201和第三金屬層通過導(dǎo)電連接端子209連接在一起。這些連接端子可以利用刻蝕和金屬化在獨(dú)立步驟中制作，或者，首先制作適宜的孔、然后在孔中填充第四層材料來制作連接端子。
圖3顯示了具有增強(qiáng)的絕緣性能的電感305的剖面圖，電感通路制作在最頂層，即硅襯底301上的第四金屬層。然而，在硅襯底301上制作結(jié)構(gòu)之前，需要在硅襯底301上執(zhí)行用于制作槽的刻蝕操作，接著向槽中填充絕緣材料，即電導(dǎo)率比襯底低的材料。補(bǔ)填槽303用來增加電感的金屬層到半導(dǎo)電襯底的有效距離。因此，降低了襯底損耗和襯底電容。相應(yīng)地，增加了電感的Q值和自諧振頻率。
槽可以基本上按照在現(xiàn)代IC工藝中實(shí)現(xiàn)器件絕緣的傳統(tǒng)方法制作。由此，深且窄的槽可以利用干法刻蝕并利用絕緣材料例如二氧化硅、未摻雜的多晶硅或絕緣材料填充刻蝕空隙來制作。在補(bǔ)填工藝中產(chǎn)生的襯底表面仍基本上是平坦的。槽的寬度大約為1-2μm，深度大約為5-20μm。相鄰槽之間的襯底材料寬度應(yīng)盡可能地小，例如2-4μm。槽配置成適當(dāng)?shù)膱D案以便跨越上面的導(dǎo)體通路。
圖4顯示了從已經(jīng)刻蝕出優(yōu)選槽圖案403的襯底401上面看到的部分視圖。然后，在電感下面使用槽圖案以便降低襯底損耗。該圖案包含第一組相互平行、間隔相等的幾個(gè)相同的直槽，和第二組相互平行、間隔相等的幾個(gè)相同的直槽，第二組中的槽與第一組中的槽垂直。槽應(yīng)當(dāng)總是足夠長并使其能夠越過最外層電感線圈進(jìn)入到環(huán)繞電感的自由材料中。然而，使用的槽圖案可以具有任意的網(wǎng)狀外形，通常期望它能夠盡可能多地去除襯底。
最后，圖5顯示了如何將在此描述的方法應(yīng)用到另一種應(yīng)用中。在這種情況下，槽501刻蝕在金屬線503的下面以便降低寄生電容和襯底損耗。槽可以具有與上述相同的尺寸，它們配置得基本上成直角地從下面跨越導(dǎo)電通路。它們可以對(duì)稱地位于導(dǎo)體通路的下面，并如所期望地或盡可能地延長通路的每個(gè)側(cè)邊，例如4-10μm。這種槽結(jié)構(gòu)或圖3中的優(yōu)選網(wǎng)狀結(jié)構(gòu)還可以用來降低焊盤損耗。
權(quán)利要求
1．一種集成電路，包含在半導(dǎo)電或半絕緣襯底特別是在硅襯底上或在其中形成的金屬導(dǎo)體，其特征在于薄板材料是導(dǎo)電性比襯底差或弱的導(dǎo)體，該薄板配置在襯底中的導(dǎo)體區(qū)域，板特別是襯底中位于導(dǎo)體下面并填充電絕緣材料特別是絕緣或半導(dǎo)電材料的槽，板配置得基本上垂直于導(dǎo)體平面或其中的電流通路平面，特別是配置得跨越導(dǎo)體中的電流通路并優(yōu)選地沿基本上垂直于電流通路和/或?qū)w縱向的方向延伸。
2．根據(jù)權(quán)利要求1的電路，其特征在于板配置得基本上相互平行。
3．根據(jù)權(quán)利要求1-2之一的電路，其特征在于板是緊湊配置的，這樣相鄰板之間的間隙很小，優(yōu)選地等于板厚度的兩倍或幾倍，特別是槽配置得占據(jù)導(dǎo)體下面的最大可能區(qū)域。
4．根據(jù)權(quán)利要求1-3之一的電路，其特征在于板配置成網(wǎng)狀結(jié)構(gòu)。
5．一種在集成電路中制作低襯底損耗導(dǎo)體的方法，包括-在襯底上施加金屬導(dǎo)體之前，在襯底中刻蝕出槽，-然后用電隔離材料特別是絕緣材料或半導(dǎo)電材料或?qū)щ娦员纫r底更差的材料填充槽，其特征在于在刻蝕槽的過程中，槽的縱向配置得跨越金屬導(dǎo)體中的電流通路，特別是沿著基本上垂直于通路和/或?qū)w縱向的方向延伸。
6．一種制作在半導(dǎo)電襯底或半絕緣襯底特別是硅襯底上或在其中的集成電路中的電感，包含在一個(gè)或多個(gè)相互平行的平面內(nèi)延伸的導(dǎo)體通路結(jié)構(gòu)，其特征在于薄板材料是導(dǎo)電性比襯底更差或弱的導(dǎo)體，該薄板配置在襯底中的導(dǎo)體通路區(qū)域中，特別是該板是襯底中位于電感通路下面并填充電隔離材料特別是絕緣或半導(dǎo)電材料的槽。
7．根據(jù)權(quán)利要求6的電感，其特征在于板配置得基本上垂直于一個(gè)或多個(gè)導(dǎo)體通路平面。
8．根據(jù)權(quán)利要求6或7之一的電路，其特征在于板配置得基本上相互平行。
9．根據(jù)權(quán)利要求6-8之一的電路，其特征在于板的寬度基本上等于導(dǎo)體通路的寬度。
10．根據(jù)權(quán)利要求6-9之一的電路，其特征在于板是緊湊配置的，這樣相鄰槽之間的間隙很小，優(yōu)選地等于槽寬度的兩倍或幾倍。
11．根據(jù)權(quán)利要求6-10之一的電路，其特征在于板配置成網(wǎng)狀結(jié)構(gòu)。
12．在半導(dǎo)電或半絕緣襯底特別是硅襯底上或在其中制作集成電路電感的方法，電感具有增加的Q值并包含在一個(gè)或多個(gè)基本平行的平面內(nèi)延伸的電導(dǎo)體通路結(jié)構(gòu)，其特征在于，-在制作導(dǎo)體通路之前，特別是在襯底上施加電感通路之前，在襯底中的這些位置上刻蝕出槽，-然后用電隔離材料特別是絕緣材料或半導(dǎo)電材料或?qū)щ娦员纫r底更差的材料填充槽，
13．根據(jù)權(quán)利要求12的方法，其特征在于槽配置得占據(jù)電感下面的最大可能區(qū)域。
14．根據(jù)權(quán)利要求12或13之一的電路，其特征在于槽配置成基本平行的槽結(jié)構(gòu)或網(wǎng)狀結(jié)構(gòu)。
全文摘要
IC電路中螺旋電感或線圈(305)的品質(zhì)因子(Q值)通過腐蝕溝槽(303)部分去除電感(305)下的半導(dǎo)體襯底(301)而得以提高,溝槽中被回填絕緣材料。因此,降低了襯底(301)引起的損耗,增大了電感(305)的諧振頻率,擴(kuò)展了電感的有用工作頻率范圍。此外,通過利用電路中多層金屬結(jié)構(gòu)的最上層金屬,進(jìn)一步降低了損耗和寄生電容。為降低損耗和電容而在金屬圖案下使用溝槽(303)并不僅限于螺旋電感布線,而是可以用于任何金屬線、焊盤等。
文檔編號(hào)H01L23/522GK1220778SQ9719508
公開日1999年6月23日 申請(qǐng)日期1997年5月30日 優(yōu)先權(quán)日1996年5月31日
發(fā)明者T·約翰森, H·E·諾爾斯特倫 申請(qǐng)人:艾利森電話股份有限公司