專利名稱：浮柵非易失性存儲器和制造這種器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體本體由硅制成的半導(dǎo)體器件，該器件在一個(gè)表面上具有由多晶或非晶硅形成絕緣柵的第一MOS晶體管，以及以第二MOS晶體管形式存在的非易失性可編程存儲元件，第二MOS晶體管的電學(xué)浮柵為多晶或非晶硅，其控制電極為位于浮柵之上且與浮柵電絕緣的多晶或非晶硅。本發(fā)明還涉及制造一種半導(dǎo)體本體由硅制成的半導(dǎo)體器件的方法，該器年在一個(gè)表面上具有由多晶或非晶硅形成絕緣柵的第一MOS晶體管，以及以第二MOS晶體管形式存在的非易失性可編程存儲元件，第二MOS晶體管的電學(xué)浮柵為多晶或非晶硅，其控制電極為位于浮柵之上并與浮柵電絕緣的多晶或非晶硅。
下面為簡便使用術(shù)語“poly”；應(yīng)注意，術(shù)語“poly”不但要包括多晶硅，還包括非晶硅。
這種半導(dǎo)體器件及其制造方法可從中請US-A5,395,778中得知。
通常存儲元件與大量類似元件一起構(gòu)成非易失性存儲器的一部分，它的常用名稱是EEPROM或(快閃)EPROM。該存儲器可以是孤立(Stand-alone)型的，這時(shí)半導(dǎo)體器件主要包括存儲器和必需的外圍電路。所述第一MOS晶體管可由外圍晶體管形成，也可由形成存儲單元的選擇晶體管和存儲晶體管一起形成。在另一種本發(fā)明的實(shí)施方案中，盡管并非只能用本發(fā)明，存儲器可以嵌入，該半導(dǎo)體器件為帶有內(nèi)置非易失性存儲器的集成信號處理電路。為制造這種電路，使用的大多是標(biāo)準(zhǔn)CMOS工藝，以及為信號處理部分(以后稱為邏輯部分)的存儲器而補(bǔ)充的附加工藝步驟。眾所周知，信息以電荷形式寫入，電荷存儲在浮柵中并限定了晶體管的閾值電壓?？赏ㄟ^在控制電極給定電壓下確定晶體管是否導(dǎo)通而讀出信息。
引用的專利US-A5,395,778中描述了一種工藝，其中浮柵和控制電極通過分裂-poly工藝形成，其中形成邏輯柵所需的poly淀積由兩個(gè)步驟完成。在第一步驟中，形成用于邏輯的第一部分層以及浮柵的poly層，它隨后由poly間介質(zhì)覆蓋。在第二步驟中，為邏輯柵形成poly層的剩余部分，同時(shí)在浮柵的poly層之上形成用于控制電極的poly層，浮柵與控制電極通過poly間介質(zhì)電絕緣。
在此工藝的存儲器中的邏輯部分的poly層比控制電極的poly層更厚，這在某些環(huán)境中會產(chǎn)生缺點(diǎn)。因此，如果邏輯部分的絕緣柵和控制電極同時(shí)限定和刻蝕，可以在存儲器部分實(shí)行過刻蝕。如果控制電極的邊和絕緣柵的邊都通過淀積和深刻蝕氧化層形成間隔層，會產(chǎn)生另一個(gè)缺點(diǎn)。這時(shí)，存儲器部分的氧化層作為poly層之間的厚度差的結(jié)果有可能被深刻蝕得過深。當(dāng)隨后用已知的自對準(zhǔn)硅化物(salicide)工藝在源區(qū)、漏區(qū)和柵極上形成硅化物接觸時(shí)，這將導(dǎo)致短路(橋接)。
本發(fā)明的目的是至少基本上消除這些缺點(diǎn)。根據(jù)本發(fā)明，為此目的的在以上段落中描述的這種半導(dǎo)體器件的特征在于絕緣柵的厚度大于或等于浮柵的厚度，并等于或至少大致等于控制電極的厚度。讓存儲器晶體管的控制電極與MOS邏輯晶體管的絕緣柵具有同樣的厚度有可能避免上述問題。第一實(shí)施例的優(yōu)點(diǎn)是絕緣柵由單個(gè)poly層形成，其特征在于浮柵和絕緣柵厚度相等，由共同的第一淀積硅層形成，其特征還在于控制電極由第二淀積硅層形成。第二實(shí)施例的優(yōu)點(diǎn)是可以選擇浮柵的厚度使其不依賴于邏輯柵的厚度，其特征在于絕緣柵和控制電極比浮柵更厚。本實(shí)施例中第一poly層的厚度可以很小，因此獲得的結(jié)構(gòu)平面性較好，這對后面的工藝步驟有利。
根據(jù)本發(fā)明的又一實(shí)施例的優(yōu)點(diǎn)是具有低的串聯(lián)電阻，其特征在于MOS晶體管的控制電極、絕緣柵、源區(qū)和漏區(qū)有歐姆電阻較低的硅化物頂層，該層包含硅和金屬的合金。該硅化物優(yōu)選地以自對準(zhǔn)硅化物方式(salicide)形成，例如通過與硅接觸形成硅化物的Ti層制備，硅化物與氧化物接觸不發(fā)生反應(yīng)并能在氧化物的區(qū)域被選擇性地去除。
根據(jù)本發(fā)明，以上描述的方法的特征在于以下步驟在半導(dǎo)體體表面上為第一MOS晶體管限定第一有源區(qū)，為第二MOS晶體管限定第二有源區(qū)；在第一和第二有源區(qū)上提供電絕緣層以分別形成第一和第二MOS晶體管的柵介質(zhì)層；在第一和第二有源區(qū)上淀積第一多晶或非晶硅層，在該處用絕緣層分開；在第一硅層上提供介質(zhì)層；
在第一硅層上提供第二多晶或非晶硅層，在該處用介質(zhì)層隔開，第二硅層的厚度等于或至少基本等于第一硅層的厚度；在第一有源區(qū)的區(qū)域去除第二硅層；從淀積的硅層限定出浮柵、控制電極和絕緣柵。
通過這種方法可以一種簡單的方式避免上述問題。該工藝還可以這樣實(shí)施，即，在淀積第一poly層后首先形成存儲器晶體管的浮柵，然后形成源和漏區(qū)，同時(shí)在邏輯區(qū)域用第一poly層掩蔽表面，由此在第二系列工藝步驟中制備邏輯部分。這樣能獲得專利US-A5395778中描述的工藝的優(yōu)點(diǎn)，其內(nèi)容在此申請中引入作為參考。
根據(jù)本發(fā)明能以一種簡單方式獲得低串聯(lián)電阻的方法的又一重要實(shí)施方案的特征在于MOS晶體管的源區(qū)和漏區(qū)、控制電極和絕緣柵上提供有一層含有通過Salicide工藝形成的硅和金屬的合金的硅化物頂層。
本發(fā)明的這些和其它方面可以參照幾個(gè)實(shí)施例和附圖得到更詳細(xì)的理解，其中

圖1至8表示根據(jù)本發(fā)明的半導(dǎo)體器件在幾個(gè)制造階段的剖面圖；圖9表示制備過程中該器件的改進(jìn)的剖面圖。
現(xiàn)參照圖1至7描述含三層(以后稱為polyA、B、C)多晶硅層的集成電路的第一實(shí)施例。工藝從硅本體開始，硅本體含有第一導(dǎo)電類型(在本例中是ρ-型)的表面區(qū)1和鄰近的表面2。通過場氧化物3的圖形限定在表面區(qū)1內(nèi)的有源區(qū)，圖中示出了兩個(gè)這樣的區(qū)域，即區(qū)域4和5。有源區(qū)4用于存儲器單元，區(qū)域5用于邏輯部分的MOS晶體管，以后簡稱為MOST。場氧化物可用常用的方式形式，例如通過硅體區(qū)的局部氧化，其厚度約為例如550nm。在氧化步驟后，可以去除氧化物掩膜，在此處如果需要可以實(shí)施各種注入，例如用于形成P溝道晶體管的n-阱注入。然后在下一步，在表面上形成例如厚12nm的硅氧化物形式的柵介質(zhì)6。注意到本例中柵介質(zhì)在有源區(qū)中具有相同的厚度，但這不是必須的。MOST的柵氧化物的厚度可以相應(yīng)地與存儲器晶體管的不同。現(xiàn)在淀積厚度為例如150nm的第一多晶或非晶硅層7，polyA。該poly層在淀積過程中或在淀積后n型摻雜至約1.3×1019原子/cm3，，例如用磷摻雜。在本例中poly層7用掩蔽poly層以防氧化的層8覆蓋，它包括氮氧化物層或硅氧化物或氮化物的復(fù)和層。然后用光刻膠層9覆蓋邏輯MOST的有源區(qū)5，并限定存儲器單元的有源區(qū)4的浮柵。隨后將層8和poly層7刻蝕出圖案，由此浮柵10形成在有源區(qū)4中。有源區(qū)5的整個(gè)表面仍由polyA覆蓋。這一階段如圖1所示。
在此階段去除掩膜9，由此存儲器晶體管的n型源區(qū)和漏區(qū)11、12通過注入例如摻雜濃度3×1015/cm3和能量約60KeV的As形成。如果需要，例如在OTP(可一次編程的)存儲器的情形中，圍繞區(qū)11和12的硼背景摻雜濃度也可以通過注入濃度為1014離子/cm2和能量20KeV的硼離子注入得以增強(qiáng)，如圖2中以區(qū)13和14概略地示意。這些P型區(qū)不再在以后階段的附圖中示意。在快閃存儲器的情況中，在這一階段可以在源區(qū)11周圍提供相對弱摻雜的n型區(qū)來代替P型區(qū)13。然后通過熱氧化在poly層的側(cè)面上生長氧化物15，在這一過程中poly的上邊有層8掩蔽。圖2表示制造工藝的這一階段的器件。
在下一步，去除層8，并形成約35nm厚的層16，它構(gòu)成存儲器單元的控制電極與浮柵之間的poly間介質(zhì)(IPD，)。在本實(shí)施例中，該層是硅的氮氧化物層，但另外，它也可以是厚約35nm的氧化物-氮化物-氧化物(ONO)的復(fù)合層，但它顯然也可以例如只包括氧化物。第二poly(或非晶)層17，polyB，淀積在層16上。層17的厚度等于或至少基本等于第一poly層的厚度，即約15nm。通過濃度等于或基本等于polyA中的濃度的P離子注入對層17進(jìn)行n型摻雜。然后存儲器區(qū)域4用光刻膠18掩蔽。這一階段如圖3所示。
現(xiàn)在在沒有被掩膜18掩蔽的位置即在有源區(qū)5中去除poly層17和層16，因此只有厚度與poly層17相等的poly層7仍留在有源區(qū)5中。隨后再去除光刻膠18。這一階段的器件顯示在圖4中。
在下一階段，淀積第三poly層19，polyC，并將其n型摻雜至濃度與前面的poly層濃度相等或基本相等。本例中poly層19的厚度也是150nm，等于poly層7和17的厚度。然而，另外，poly層19的厚度可以具有不同值，并可被選擇為一個(gè)使形成的柵具有合適的電阻值的值。隨后，見圖5，在有源區(qū)4中提供限定存儲器晶體管的新的光掩膜20，它還限定了有源區(qū)5中邏輯部分的MOS晶體管的柵。隨后，未掩蔽的poly被刻蝕掉，由此獲得了存儲器晶體管的控制電極21和邏輯MOST的絕緣柵22。由于柵21和22具有相同或基本相同的厚度，現(xiàn)在不需要在刻蝕不同厚度的層時(shí)經(jīng)常采用的深刻蝕(overetching)。這之后再次去除掩膜20。
在下一階段，可采用輕氧化步驟以便用氧化物覆蓋poly柵21和22的邊緣。然后在有源區(qū)5中實(shí)行LDD注入。在以下步驟中然后通過淀積和過刻蝕氧化物層以一種已知的方式在柵21和22的邊緣提供間隔層23。應(yīng)注意，在這一連接中，柵電極21和22上的間隔層具有基本相同的尺寸，這對于隨后使用的自對準(zhǔn)硅化物(salicide)工藝很重要。用間隔層23作掩膜，通過As離子注入形成n型源和漏區(qū)24、25。這些區(qū)域通過LDD區(qū)24a和25a與晶體管的溝道區(qū)隔開。在去除此處用的掩膜以及硅層6和層16的暴露部分的掩膜后，在表面上形成Ti層26，由此獲得了圖7所示的位置。如圖所示，Ti層26與硅本體1和poly柵21和22局部接觸，并與間隔層23和場氧化物3的區(qū)域處的硅氧化物局部接觸。在加熱條件下，Ti在poly柵21、22上和晶體管的源和漏區(qū)上形成鈦的硅化物，但在場氧化物3上Ti并未改變。在間隔層23的側(cè)面上，對于間隔層的仍被Ti覆蓋的其余部分，由于硅的擴(kuò)散，只在靠近源區(qū)和漏區(qū)處以及柵電極處變?yōu)楣杌?，由于存儲器晶體管的控制電極21和邏輯部分晶體管的柵22基本上厚度相等，間隔層23基本上高度也相同，因此橋接的可能性很少。通過選擇性刻蝕步驟，其中對Ti的刻蝕比對鈦的硅化物快得多，可以從場氧化物3和間隔層23的側(cè)面上去除剩余的TF，由此獲得了圖8所示的相互分開的低歐姆硅化物接觸27。
該器件隨后可以進(jìn)行常用的進(jìn)一步操作，例如用一個(gè)或幾個(gè)金屬層形成導(dǎo)電連接，并提供玻璃層。這些步驟是眾所周知的，因此不再進(jìn)一步敘述。
在這里描述的例子中，形成整個(gè)浮柵10和形成柵22的一部分的poly層A之后是兩個(gè)poly層，即形成(部分)控制電極21的poly層B和形成控制電極21和柵22的其余部分的poly層C。該實(shí)施例的優(yōu)點(diǎn)是浮柵厚度的選擇具有較高的獨(dú)立性。一個(gè)可能的缺點(diǎn)是控制電極21和柵22是復(fù)合poly層形成，這可能導(dǎo)致在作為摻雜過程中摻雜劑的阻擋層的poly層之間的邊界處的氧化層引起柵耗盡的問題，因此poly層A設(shè)定為過低的摻雜濃度。為消除這一缺點(diǎn)，對上述工藝作了一個(gè)改進(jìn)，如下面參照圖9所述。圖9的階段對應(yīng)于第一工藝的圖7所示的階段，其中淀積了Ti層26。在本改進(jìn)例中，poly層A的厚度約為300nm，即兩倍于第一實(shí)施例中的厚度。與上述方式類似，存儲器晶體管的浮柵10由此poly層限定。實(shí)施至并包括圖4所示的階段的工藝步驟，但邏輯部分晶體管的有源區(qū)5仍由poly層A覆蓋。限定了存儲器晶體管的控制電極21的poly層B也約300nm厚。隨后，通過對應(yīng)于上述實(shí)施例的掩膜20(見圖5)的掩膜，限定了存儲器晶體管的控制電極21和邏輯晶體管的柵22。以后的工藝與前述實(shí)施例相同。由于控制電極21和柵22厚度相同，該工藝能以可重復(fù)的方式實(shí)施，同時(shí)避免了上述過刻蝕和橋接的問題。與前述實(shí)施例相比，浮柵10的較大的厚度導(dǎo)致更差的平面結(jié)構(gòu)，這使得后面的工藝稍困難一些。另一方面，圖9的結(jié)構(gòu)的優(yōu)點(diǎn)是防止了柵耗盡和浮柵具有大的側(cè)面表面，因此浮柵和重疊的控制電極21之間的電容較大。
顯然本發(fā)明不限于這里給出的實(shí)施例，對本領(lǐng)域普通技術(shù)人員可在本發(fā)明范圍內(nèi)作出多種變化。因此本發(fā)明也具有沒有硅化物層的實(shí)施例的大多數(shù)優(yōu)點(diǎn)。也可以變換實(shí)施例中的導(dǎo)電類型。如果需要，在前述工藝的第一實(shí)施例中可以刪去硅的氮氧化物層8
權(quán)利要求
1.一種半導(dǎo)體本體由硅制成的半導(dǎo)體器件，在一個(gè)表面上有含有多晶或非晶硅絕緣柵的第一MOS晶體管和以第二MOS晶體管形式的非易失性可編程存儲元件，第二MOS晶體管含有多晶或非晶硅的電學(xué)浮柵以及位于浮柵上并在那里電絕緣的多晶或非晶硅控制電板，特征在于絕緣柵的厚度大于或等于浮柵的厚度并等于或基本等于控制電極的厚度。
2.如權(quán)利要求1所述的半導(dǎo)體器件，特征在于浮柵和絕緣柵的厚度相等，由共同的第一淀積的硅層制作，還在于控制電極由第二淀積的硅層制成。
3.如權(quán)利要求1所述的半導(dǎo)體器件，特征在于絕緣柵和控制電極的厚度大于浮柵的厚度。
4.如前述任一權(quán)利要求所述的半導(dǎo)體器件，特征在于MOS晶體管的源和漏區(qū)、絕緣柵、控制電極含有包括硅和金屬的合金的較低歐姆電阻的硅化物頂層。
5.如權(quán)利要求4所述的半導(dǎo)體器件，特征在于所述硅化物層包括Ti。
6.一種制作半導(dǎo)體本體由硅制成的半導(dǎo)體器件的方法，所述半導(dǎo)體器件的一個(gè)表面上含有多晶或非晶硅絕緣柵的第一MOS晶體管和以第二MOS晶體管形式的非易失性可編程存儲元件，第二MOS晶體管含有多晶或非晶硅的電學(xué)浮柵和位于浮柵上并在那里電絕緣的多晶或非晶硅控制電極，該方法的特征在于以下步驟在半導(dǎo)體本體的表面上為第一MOS晶體管限定第一有源區(qū)，為第二MOS晶體管限定第二有源區(qū)；在第一和第二有源區(qū)上提供電絕緣層以便分別形成第一和第二MOS晶體管的柵介質(zhì)；在第一和第二有源區(qū)上淀積第一多晶或非晶硅層，在那里由絕緣層分開；在第一硅層上提供介質(zhì)層；在第一硅層上提供第二多晶或非晶硅層并在那里由介質(zhì)層分開，第二硅層的厚度等于或至少基本等于第一硅層的厚度；在第一有源區(qū)的區(qū)域去除第二硅層；從淀積的硅層限定出浮柵、控制電極和絕緣柵。
7.如權(quán)利要求6所述的方法，特征在于在去除第一有源區(qū)上的第二硅層后淀積第三多晶或非晶硅層，還在于控制電極和絕緣柵由第二和第三硅層結(jié)合形成。
8.如權(quán)利要求6或7所述的方法，特征在于浮柵在淀積第二硅層前。由第一硅層形成，隨后通過摻雜提供第二MOS晶體管的源和漏區(qū)，同時(shí)用第一硅層掩蔽第一有源區(qū)以防摻雜。
9.如權(quán)利要求8所述的方法，特征在于在淀積第二硅層前，浮柵的側(cè)面用熱氧化形成的硅氧化層覆蓋。
10.如權(quán)利要求6至9中任一權(quán)利要求所述的方法，特征在于MOS晶體管的源和漏區(qū)、控制電極和絕緣柵通過自對準(zhǔn)硅化物(salicide)工藝提供有含有硅和金屬的合金的硅化物頂層。
全文摘要
本發(fā)明特別但不絕對涉及帶浮柵(10)的嵌入式非易失性存儲器的集成電路。根據(jù)本發(fā)明,該器件至少使用兩個(gè)厚度相等或基本相等的poly層。第一poly層即polyA用于集成電路的邏輯部分中NMOS和PMOS的浮柵(10)和柵(22)。第二poly層即polyB僅用于浮柵上的控制電極(21)。如果需要,可淀積第三poly層用于控制電極和邏輯柵,所以這些電極的厚度以及它們的阻值均為給定的所需值。由于控制電極和邏輯柵具有相同的厚度,所以可防止自對準(zhǔn)硅化物工藝期間的如深腐蝕和橋接的問題。
文檔編號H01L29/423GK1193414SQ97190506
公開日1998年9月16日 申請日期1997年3月10日 優(yōu)先權(quán)日1996年3月22日
發(fā)明者G·J·M·多爾曼斯, R·D·J·維哈爾, R·庫彭斯 申請人:菲利浦電子有限公司