專利名稱：半導體異質結構及其制造方法以及半導體裝置的制作方法
技術領域：
本發(fā)明涉及低位錯密度的半導體異質結構及其制造方法。
近年來，正在嘗試用價格及強度皆優(yōu)于InP基片的GaAs基片代替InP基片，在其上制作GaInAs/AlInAs系列的HEMT。
不過，GaAs的晶格常數(shù)為5.6533，然而，例如，與InP晶格匹配的Ga0.47In0.53As或Al0.48In0.52As的晶格常數(shù)為5.8688，兩者間存在約4％的晶格不匹配，若直接在GaAs基片上生長Ga0.47In0.53As等，會因晶格不匹配而多發(fā)結晶缺陷。
為了解決這樣的問題，例如，如

圖16的斷面圖所示，在GaAs基片1上，依次生長膜厚28nm的不摻雜GaAs層13，膜厚20nm的不摻雜AlAs層14，繼而通過形成Al1-xInxAs的組成比X為0.15到0.45的階梯狀變化的330nm以上的不摻雜AlInAs層15來緩和晶格不匹配之后，采用在其上依次形成膜厚200nm的不摻雜Al0.55In0.45As勢壘層11、膜厚30nm的不摻雜Ga0.55In0.45As溝道層3，膜厚2nm的不摻雜Al0.55In0.45As第1墊層4、膜厚12nm的摻Si的Al0.55In0.45As電子供給層12，膜厚10nm的不摻雜Al0.55In0.45As第2墊層8及由GaInAs/AlInAs/GaInAs的3層構造的歐姆接觸層16的辦法，以抑制因晶格不匹配而產(chǎn)生的結晶缺陷，同時，進行GaAs基片上GaInAs/AlInAs系列HEMT的形成(Tournal of CrystAl Growth 150(1995)PP1230-1235)。
利用所述AlInAs中In的組成比慢慢增大的辦法，緩和晶格不匹配，在GaAs基片上制作成的HEMT在室溫下的電子遷移率為8,800cm2/Vs，已提高到不遜色于InP基片上制成的HEMT。
但是，與InP基片上制成的HEMT相比，這種GaAs基片上制成的HEMT的表面狀態(tài)極差，用投影器可以確認白濁基本為凹凸，而且，如圖17的微分干涉顯微鏡照相所示，在整個表面上可看到構成實用中致命的損傷的微裂紋和結晶缺陷的集合體的交叉影線圖形。
這種結晶缺陷的存在，使HEMT的特性劣化，對所述GaAs基片上制成的HEMT在190℃進行源/漏間通電試驗時，InP基片上的HEMT500小時以上未劣化的跨導值(gm)和飽和漏電流(Idss)，在3小時內(nèi)就劣化為低于90％的值，在可靠性這點上，所述GaAs基片上形成的HEMT的實用化存在困難。
因此，本發(fā)明的目的在于提供GaAs基片上在結晶缺陷少的狀態(tài)下生長GaInAs層或AlInAs層的高質量半導體異質結構及其制造方法。
所以，本發(fā)明人刻意研究的結果發(fā)現(xiàn)，在GaAs基片上由非晶狀態(tài)經(jīng)單晶化而形成的緩沖層中，通過封閉因晶格不匹配引發(fā)的失配(mis-fit)位錯，能夠降低緩沖層上形成的GaInAs層或AlInAs層內(nèi)的結晶缺陷，從而完成了本發(fā)明。
也就是說，本發(fā)明的半導體異質結構，在至少具有GaAs半導體基片和GaInAs層或AlInAs層的半導體異質結構中，其特征在于通過在上述GaAs半導體基片上進行非晶狀態(tài)的GaInAs或AlInAs的單結晶而形成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層，形成上述GaInAs層或AlInAs層。
這樣，在GaAs基片上，淀積非晶狀態(tài)的GaInAs或AlInAs，經(jīng)退火進行單結晶化，形成緩沖層，利用非晶狀態(tài)的GaInAs或AlInAs在單晶化過程中因晶格不匹配而產(chǎn)生的失配位錯所形成的位錯環(huán)，能夠在緩沖層內(nèi)封閉失配位錯。
因此，即使在這樣的緩沖層上，疊層形成GaInAs層或AlInAs層，也由于這樣的GaInAs層或AlInAs層中沒有失配位錯，所以能夠形成低結晶缺陷層。也就是說，通過形成所述緩沖層，就能夠在GaAs基片上形成低結晶缺陷的GaInAs層或AlInAs層。
再有，比如在晶格不匹配較大的異質結構中，在有必要分成2個階段緩和晶格不匹配的情況下，可使用有2個以上緩沖層的異質結構。
上述緩沖層上，最好具有與該緩沖層的組成實質上相同的GaInAs層或AlInAs層。
這里，緩沖層和GaInAs層或AlInAs層的組成實質上是相同的，緩沖層上使GaInAs層或AlInAs層結晶生長的情況下，稱為具有不發(fā)生失配位錯的晶格常數(shù)的匹配性。
并且，本發(fā)明的半導體異質結構，其特征在于在緩沖層上所形成的半導體層的位錯密度低于所述緩沖層的位錯密度。
本發(fā)明這樣的異質結構中，由于緩沖層以環(huán)狀封閉失配位錯，所以能夠使所述緩沖層上形成的半導體層的位錯密度低于緩沖層的位錯密度。
所述緩沖層的膜厚最好為5-20nm。
緩沖層的膜厚形成在5-20nm的情況下，使緩沖層的失配位錯封閉效率變得最好，因而能夠使在緩沖層上形成的半導體層的位錯密度最低。
構成所述緩沖層的各層組成最好是各自單獨的。
此外，本發(fā)明的半導體裝置，其特征在于，包括GaAs半導體基片；由已形成于所述GaAs半導體基片上的非晶狀態(tài)的GaInAs或AlInAs進行單結晶化而構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層；形成在所述緩沖層上、具有與該緩沖層的組成實質上相同的GaInAs層或AlInAs層；而且，在所述GaInAs層或AlInAs層上，至少順序層疊形成的有源元件及/或無源元件。
在形成所述異質結構的GaAs基片上，通過形成GaInAs/AlInAs系列HEMT等的半導體元件，在結晶缺陷少的結晶區(qū)域內(nèi)能夠形成半導體元件，并能夠構成抑制元件特性隨時變化的可靠性高的半導體元件。
還有，本發(fā)明的半導體裝置，還包括GaAs半導體基片；形成在上述GaAs半導體基片上的一個區(qū)域中的GaAs半導體元件；所述GaAs半導體基片上的其它區(qū)域上，通過使非晶狀態(tài)的GaInAs或AlInAs進行單結晶化并構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層而形成的GaInAs和/或AlInAs半導體元件。
通過使用這樣的結構，在GaAs基片上，就能夠一體地形成FET等的GaAs半導體元件、GaInAs/AlInAs系列HEMT等的異質結構元件。
特別地，通過一體地形成電子元件和光元件，向光電子集成電路(OEIC)等方面的應用成為可能。
此外，本發(fā)明提供又一種半導體裝置，包括GaAs半導體基片；上述GaAs半導體基片的2個以上的區(qū)域上，通過使非晶狀態(tài)的GaInAs或AlInAs進行單結晶并構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層，并分別形成的GaInAs和/或AlInAs半導體元件。
通過使用這樣的結構，可在廉價的GaAs基片上，一體地形成不同種類的異質結構元件。
本發(fā)明的一種半導體異質結構的制造方法，其特征在于包括下列工序在GaAs半導體基片上形成由非晶狀態(tài)的GaInAs或AlInAs構成的淀積層；采用將所述淀積層按預定退火溫度退火，進行單結晶的辦法，形成1個或2個以上的GaInAs緩沖層或AlInAs緩沖層；以及在所述緩沖層上，形成半導體層。
上述退火最好進行一次以上下列工序從所述淀積層的形成溫度升至淀積層的退火溫度，然后降溫至所述淀積層的形成溫度，以使對所述淀積層施加熱應力。
這樣的熱應力，因促進了失配位錯的環(huán)狀化，熱應力增加得多，緩沖層的位錯封閉效率就提高，從而能夠減少緩沖層上形成的GaInAs層或AlInAs層內(nèi)的結晶缺陷。
從促進緩沖層中位錯環(huán)狀化的觀點來說，最好使所述退火溫度在450℃以上。
圖1是本發(fā)明實施例1的GaAs基片和Al0.48In0.52As層之間形成緩沖層結構的斷面結構圖。
圖2是使用本發(fā)明實施例1的緩沖層的GaAs基片上Al0.48In0.52As層生長的溫度順序。
圖3是使用本發(fā)明實施例1的緩沖層的Al0.48In0.52As層的表面微分干涉顯微鏡照相。
圖4是在本發(fā)明實施例2的GaAs基片上Al0.48In0.52As層生長中的緩沖層生長溫度與DCXR半寬度有源層的關系。
圖5是在本發(fā)明實施例2的GaAs基片上Al0.48In0.52As層生長中的緩沖層生長溫度與表面凹凸的關系。
圖6是在本發(fā)明實施例2的GaAs基片上Al0.48In0.52As層生長中的緩沖層生長溫度與DCXR半寬度的關系。
圖7是在本發(fā)明實施例2的GaAs基片上Al0.48In0.52As層生長中的緩沖層生長溫度與表面凹凸的關系。
圖8是在本發(fā)明實施例3的GaAs基片上Al0.48In0.52As層生長中的緩沖層退火條件與DCXR半寬度的關系。
圖9是在本發(fā)明實施例3的GaAs基片上Al0.48In0.52As層生長中的緩沖層退火條件與表面凹凸的關系。
圖10是使用本發(fā)明實施例4的緩沖層的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT結構的斷面結構圖。
圖11是使用了本發(fā)明實施例4的緩沖層的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT結構的斷面。
圖12是本發(fā)明實施例4的使用緩沖層的GaAs基片上Ga0.47In0.53As/Al0.48In0.52As HEMT結構的斷面TEM觀察示意圖。
圖13是本發(fā)明實施例5的單片化的電子器件/光器件的斷面結構圖。
圖14是本發(fā)明實施例5的單片化的另一電子器件/光器件的斷面結構15是本發(fā)明實施例5的單片化的電子器件/光器件的有源層斷面結構圖。
圖16是現(xiàn)有的GaAs基片上GaInAs/AlInAs HEMT結構的斷面圖。
圖17是現(xiàn)有的GaAs基片上GaInAs/AlInAs HEMT的表面微分干涉顯微鏡照片。
實施例1圖1是在GaAs基片上形成的Al0.48In0.52As層中，在所述GaAs基片與Al0.48In0.52As層18之間設置吸收閉塞由于GaAs與Al0.48In0.52As的晶格不匹配而產(chǎn)生的失配位錯的緩沖層的半導體異質結構的斷面結構圖。圖中，1為CaAs基片，17為吸收閉塞失配位錯的大部分的Al0.48In0.52As緩沖層，18為不摻雜的Al0.48In0.52As層。
如圖2所示，為了制作這樣的異質結構，首先將GaAs基片1放入MBE(分子線外延)裝置內(nèi)，升溫至510℃，進行除去基片表面上所形成的氧化膜等的熱清洗處理。
接著，一旦把基片溫度降至200℃，便保持在200℃，照舊僅進行As束照射后，經(jīng)As束，Al束，Ga束及In束照射，淀積成膜厚10nm的Al0.48In0.52As緩沖層17。GaAs基片上的緩沖層，由于生長溫度為200℃的低溫，故成為非晶層，與GaAs基片之間雖有約4％的晶格不匹配，但緩沖層17中不發(fā)生失配位錯，可是雙晶體、堆垛層錯等發(fā)生很多。
接著，在這里是在中斷Al束、Ga束及In束的照射結束緩沖層17的淀積后，將基片溫度升至480℃。所述非晶狀態(tài)的緩沖層17，經(jīng)受這樣的熱過程，進行一般稱作固相外延生長的結晶而產(chǎn)生單結晶化。由于緩沖層17進行了單結晶化，并在用于緩和與GaAs基片之間約4％的晶格不匹配的緩沖層17中引入失配位錯，但這樣的失配位錯在單結晶化的過程中成為環(huán)，并被封入緩沖層17中。
而且，由于緩沖層17的膜厚較薄，緩沖層17內(nèi)原子靈活地移動，產(chǎn)生原子的再排列，可清除非晶狀態(tài)中存在的雙晶、堆垛層錯等缺陷。
最后，照舊將基片溫度保持在480℃，再次進行As束，Al束、Ga束及In束照射，生成膜厚0.6μm的不摻雜的Al0.48In0.52As層18后，降低基片溫度，完成異質結構的制作。
圖3為圖1所示的質結構的表面微分干涉顯微照相。
如果與圖17所示的用現(xiàn)有方法制成的HEMT的表面微分干涉顯微鏡照相進行比較，顯然，會發(fā)現(xiàn)圖3中的結晶表面的凹凸大幅度地減少，同時，知道成為實用化方面致命缺點的微裂紋或缺陷的集合體的交叉影線圖形，在3英寸直徑的晶片的整個表面上幾乎不出現(xiàn)。
因此，利用封閉GaAs基片上所形成的緩沖層17中的失配位錯，就可能在GaAs基片上形成位錯等結晶缺陷少的Al0.48In0.52As層18。
實施例2上述實施例1中，設Al0.48In0.52As緩沖層17的生長溫度為200℃，膜厚為10nm，本實施例中為研究出最佳條件，使緩沖層17的淀積溫度從50℃變至480℃，緩沖層17的膜厚從0變至50nm，在基片上制成緩沖層后，使緩沖層17進行再結晶，然后制作膜厚為0.6μm的不摻雜的Al0.48In0.52As層18，檢查其表面狀態(tài)狀態(tài)(凹凸)和DCXR(二次結晶X射線衍射評價)的半寬度。GaAs基片上的結晶生長工序與所述實施例1相同。
圖4及圖5表示緩沖層膜厚為20nm時的緩沖層生長溫度與DCXR半寬度、表面凹凸之間的關系曲線，圖6及圖7表示緩沖層生長溫度為200℃時的緩沖層厚度與DCXR半寬度、表面凹凸之間的關系曲線。
從圖4及圖5可明顯看出，緩沖層膜厚為20nm的情況下，緩沖層生長溫度低于200℃時，DCXR半寬度、表面凹凸均良好，對于這樣的條件范圍來說，緩沖層17中能吸收閉塞失配位錯，能夠提高在緩沖層17上形成的Al0.48In0.52As層18的質量。
再有，從圖6及圖7可明顯看出，緩沖層17的生長溫度為200℃的情況下，緩沖層17的膜厚為5nm至20nm的范圍內(nèi)，DCXR半寬度、表面凹凸也都變得良好，對于這樣的條件范圍來說，緩沖層17中的失配位錯能夠有效地被吸收閉塞，可提高緩沖層17上形成的Al0.48In0.52As層18的質量。
按照這樣的結果，可以認為采用將緩沖層的生長溫度控制在200℃以下，緩沖層的膜厚做成5nm至20nm的辦法，就可把失配位錯有效地吸收閉塞于緩沖層17中，并可提高形成在緩沖層17上的Al0.48In0.52As層18的質量。
實施例3實施例1及實施例2中，在GaAs基片上淀積Al0.48In0.52As緩沖層17后，中斷結晶生長，使基片溫度升至480℃后單結晶化緩沖層17，這里為研究升溫方法的最佳條件，將繼續(xù)在200℃下進行緩沖層17的淀積，同時使基片溫度升至480℃，在不進行退火工序下連續(xù)進行不摻雜Al0.48In0.52As層18生長的情況下，與一度中斷在200℃下的緩沖層17的淀積后，使基片溫度升至480℃并進行1次至5次反復退火后，在480℃下生長不摻雜Al0.48In0.52As層18的情況下的表面狀態(tài)及DCXR(二次結晶X射線衍射評價)的半寬度進行比較研究。
圖8、圖9表示不進行退火連續(xù)生長Al0.48In0.52As層18的情況下，以及進行1-5次退火后(即，反復進行1-5次升溫至450℃后，立即降至200℃的工序)生長Al0.48In0.52As層18的情況下的DCXR半寬度、表面凹凸。緩沖層17的淀積溫度為200℃，膜厚為20μm。
從圖8、圖9可明顯看出，連續(xù)生長的不摻雜Al0.48In0.52As層18的結晶體質量低劣，而至少進行1次退火，就能改善結晶質量，進而，通過反復進行退火溫度的升溫/降溫，可進一步改善結晶質量。
可認為是這樣，通過反復進行退火溫度的升溫/降溫，對緩沖層17產(chǎn)生熱應力，這種熱應力促進了失配位錯的環(huán)狀化。
實施例4圖10是用實施例1的方法制成的帶有單結晶緩沖層的GaAs基片上Al0.47In0.53As/Al0.48In0.52As系列HEMT的斷面結構圖。
圖中1為GaAs基片，19為吸收閉塞失配位錯失配位錯的大部分的膜厚為20nm的Al0.48In0.52As緩沖層，18為膜厚0.6μm的不摻雜Al0.48In0.52As層、3為膜厚50nm的不摻雜GaAl0.47In0.53As溝道層，4為膜厚2nm的不摻雜Al0.48In0.52As墊層，5為平面摻雜的Si層，8為膜厚32nm的不摻雜Al0.48In0.52As肖特基層，9為膜厚50nm的Si摻雜的Ga0.47In0.53As歐姆接觸層。
在所述HEMT中，由于與實施例1的情況相比，能進一步生長結晶生長層，進一步改善表面狀態(tài)，所以表面凹凸為圖3表面狀態(tài)的80％。而且，微裂紋和交叉影線完全看不到下面，經(jīng)有選擇地去除所述HEMT的摻Si的Ga0.47In0.53As歐姆接觸層9，在室溫下進行空穴測定，遷移率為9,100cm2/Vs達到與現(xiàn)有情況同等程度的良好值。
而且，在所述HEMT的源/漏之間通電，與用現(xiàn)有技術制成的HEMT的同樣條件，進行在190℃下的通電試驗，經(jīng)過300小時，其跨導(gm)和零偏置下的飽和漏電流(Idss)保持90％以上的值，即下降率保持在10％以下。
最后，為了確定這種器件特性的提高是歸用于晶質量的提高，根據(jù)圖10所表示的本實施例的HEMT結構及圖16所表示的現(xiàn)有HEMT結構用斷面TEM(穿透型電子顯微鏡)觀察的缺陷分布進行比較。
圖11是本實施例這樣的HEMT結構(圖10)用斷面TEM確定的缺陷分布示意圖，圖12是圖16所示的原有HEMT結構用斷面TEM確定的缺陷分布示意圖。圖11中，起因于GaAs/AlInAs的晶格不匹配而產(chǎn)生的失配位錯的大部分被封閉在Al0.48In0.52As緩沖層19內(nèi)，未檢出雙晶和堆垛層錯。然而，圖12中失配位錯的一部分貫穿膜厚28nm的不摻雜GaAs層13、膜厚20nm的不摻雜AlAs層14、使InAs組成比X為從0.15至0.45呈階梯狀變化的膜厚為330nm以上的不摻雜Al1-xInXAs層15，并達到有源壓域，也都部分地檢出了雙晶和堆垛層錯。
這樣，本實施例中，起因于GaAs基片與AlInAs的晶格不匹配所發(fā)生的失配位錯就可能封閉在緩沖層19中，因此，緩沖層19上部形成的HEMT等的有源區(qū)域中，不受失配位錯的影響，能夠獲得良好的元件特性及元件可靠性。
作為所述有源區(qū)域中形成的元件，除HEMT以外也可形成HBT等。
實施例5
若利用實施例1、實施例3及實施例4制成的緩沖層，則在形成匹配于GaAs基片上的其它半導體異質結構的至少GaAs基片上的一部分上，就能夠形成優(yōu)質的GaInAs/AlInAs系列半導體異質結構，即能夠在同一基片上形成與GaAs晶格匹配的器件和與InP晶格匹配的器件，可使電子器件相互間、光器件相互間、或者電子器件和光器件單片化。
圖13、圖14及圖15表示這類單片化后的半導體異質結構的斷面結構圖。
圖13所示的半導體元件結構中，在具有由源/漏區(qū)21、源/漏電極22和柵電極23構成的FET結構的GaAa晶片20的一部分上，與通常的InP匹配的激光二極管結構，通過本發(fā)明的緩沖層19而形成，構成光一電子集成器件。下面，對制造方法的一實例進行說明。
首先，在半絕緣性GaAs基片20上注入Si離子等，形成N型源/漏區(qū)21，制成GaAsFET構成。而且在整個該晶片上，通過本發(fā)明中那樣的緩沖層19順序淀積形成激光二極管的基本結構(n-AlInAs緩沖層24，n-InP覆蓋層25、不摻雜GaInAsP/GaInAs量子阱活性層26和P-InP覆蓋層27)。
接著，用選擇腐蝕法除去FET結構形成部上部的激光二極管基本結構部，而且腐蝕殘留的激光二極管基本結構部的一部分，在那里利用選擇埋入生長法形成不摻雜AlInAs電流狹窄層28。
最后，在FET結構及激光二極管結構上形成電極29、30等，而完成制造工序。
本制造方法中，在FET結構形成的整個晶片上形成激光二極管基本結構，并用絕緣膜等覆蓋FET結構形成部分，之后，在激光二極管形成部分，通過選擇生長法形成緩沖層19等，不可以形成的激光二極管的基本結構。
圖14所示的半導體元件結構中，在具有激光二極管結構的GaAs晶片20上的一部分上。通過本發(fā)明的緩沖層19，形成與通常InP中晶格匹配的HEMT結構，并變成為光一電子集成器件。下面，對制造方法的一實例進行說明。
首先，在半絕緣性GaAs基片20上形成激光二極管基片結構GaAs緩沖層31(但無19所示的緩沖層)、n-AlGaAs覆蓋層32、不摻雜GaAs/AlGaAs量子阱活性層33、P-AlGaAs覆蓋層34和n-GaAs電流狹窄層35)。
接著，用選擇腐蝕法，對腐蝕激光二極管基本結構部分的一部分進行腐蝕，在該部分用選擇生長法，通過本發(fā)明的緩沖層19，生長不摻雜AlInAs層18、GaInAs層3、AlInAs墊層4、AlInAs電子供給層3、GaInAs歐姆接觸層9，形成HEMT結構。
最后，，在激光二極管結構及HEMT結構上形成電極22、23等后，就完成了光一電子集成電路的構成。
圖15中，在腐蝕掉一部分的GaAs基片20上，用與圖14所示的相同方法，形成GaAs/AlGaAs激光二極管及GaInAs/AlInAsHEMT。利用這樣的結構，還可形成埋入型的光一電子集成器件。
這樣，通過采用本發(fā)明中這樣的緩沖層19，能夠在GaAs基片上形成晶格常數(shù)不同的元件，能夠使由不同種類的半導體形成的電子器件相互間、光器件相互間、或使電子器件和光器件單片化。
實施例6實施例1-5中，在GaAs上形成Al0.48In0.52As層，或是含有Ga0.47In0.53As層和Al0.48In0.52As層兩者的HEMT結構中，對使用吸收閉塞失配位錯的大部分的單獨組成緩沖層的Al0.48In0.52As層的半導體異質結構進行了說明，但可以是在CaAs基片上通過緩沖層形成的層是任意組成的GaInAs層，或是任意組成的AlInAs層，或是包含GaInAs層和AlInAs層兩者的結構，在GaAs與該形成層之間設置吸收閉塞失配位錯的大部分的單獨組成的緩沖層也可以是任意組成的GAInAs層或者AlInAs層。
若使用本發(fā)明中這樣的緩沖層，也可以是比如在GaAs基片上制成Al1-xInxAs/Ga1-yInyAs假同晶(假同晶、晶格準匹配)的HEMT等，可降低這樣的HEMT等的有源層的位錯密度，并可大幅度地改善器件特性。
從以上說明中可明顯看出，由于在GaAs基片上通過由非晶狀態(tài)的GaInAs或AlInAs的進行結晶形成了單晶緩沖層，所以能夠在這樣的緩沖層中封閉失配位錯。
因此，利用在GaAs基片上形成緩沖層，進而形成GaInAs層或AlInAs層，就能夠以低缺陷制成與GaAs基片晶格不匹配的晶格不匹配的GaInAs層或AlInAs層。
權利要求
1.一種半導體異質結構，至少具有GaAs半導體基片和形成于該GaAs半導體基片上的GaInAs層或AlInAs層，其特征在于通過在所述GaAs半導體基片上使非晶狀態(tài)的GaInAs或AlInAs單結晶化而構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層，并形成所述GaInAs層或AlInAs層而構成。
2.如權利要求1所述的異質結構，其特征在于所述緩沖層上，具有與該緩沖層的組成實質上相同的GaInAs層或AlInAs層。
3.如權利要求1所述的異質結構，其特征在于在緩沖層上所形成的半導體層的位錯密度低于所述緩沖層的位錯密度。
4.如權利要求1所述的異質結構，其特征在于緩沖層的膜厚為5-20nm。
5.如權利要求1所述的異質結構，特征在于構成所述緩沖層的各層的組成是分別單獨的組成。
6.一種半導體裝置，其特征在于，構成為至少順序層疊形成GaAs半導體基片；使在所述GaAs半導體基片上形成的非晶狀態(tài)的GaInAs或AlInAs單結晶化而構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層；形成在所述緩沖層上的具有與該緩沖層的組成實質上相同的GaInAs層或AlInAs層；以及形成在所述GaInAs層或AlInAs層上的有源元件及/或無源元件。
7.一種半導體裝置，具有GaAs半導體基片；形成在所述GaAs半導體基片上的一個區(qū)域中的GaAs半導體元件；所述GaAs半導體基片上的其它區(qū)域中，通過使非晶狀態(tài)的GaInAs或AlInAs單結晶化而構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層，形成的GaInAs和/或AlInAs半導體元件。
8.一種半導體裝置，具有GaAs半導體基片；所述GaAs半導體基片上的2個以上的區(qū)域上，通過使非晶狀態(tài)的GaInAs或AlInAs單結晶化而構成的1個或2個以上的GaInAs緩沖層或AlInAs緩沖層，分別形成GaInAs和/或AlInAs半導體元件。
9.一種半導體異質結構的制造方法，包括下列工序在GaAs半導體基片上形成由非晶狀態(tài)的GaInAs或AlInAs構成的淀積層；通過將所述淀積層按預定退火溫度退火，并進行單結晶，形成1個或2個以上的GaInAs緩沖層或AlInAs緩沖層；在所述緩沖層上，形成GaInAs單結晶層或AlInAs單結晶層。
10.如權利要求9所述的半導體異質結構的制造方法，其特征在于進行一次以上從所述淀積層的形成溫度升至淀積層的退火溫度，然后降溫至所述淀積層的形成溫度退火工序，以便對所述淀積層施加熱應力。
11.如權種要求9或10的任一項所述的半導體異質結構的制造方法。其特征在于所述退火溫度在450℃以上。
全文摘要
本發(fā)明提供一種在GaAs基片上生長結晶缺陷少的GaInAs層或AeInAs層的高質量半導體的異質結構及其制造方法。利用在GaAs基片上由非晶狀態(tài)進行單結晶而形成的緩沖層,封閉因晶格不匹配而產(chǎn)生的失配位錯。
文檔編號H01L21/20GK1193182SQ9712312
公開日1998年9月16日 申請日期1997年11月19日 優(yōu)先權日1997年3月6日
發(fā)明者早藤紀生, 山本佳嗣 申請人:三菱電機株式會社