專利名稱：半導(dǎo)體結(jié)構(gòu)及其形成方法
一般地說，本發(fā)明涉及半導(dǎo)體隔離技術(shù)。準(zhǔn)確地說，本發(fā)明涉及這樣的淺溝槽隔離(STI)，其中絕緣材料隆起在半導(dǎo)體表面之上。更準(zhǔn)確地說，本發(fā)明涉及能減少漏電的DRAM單元的晶體管的隔離結(jié)構(gòu)。
當(dāng)代CMOS技術(shù)使用由溝槽鄰接或耦合的場(chǎng)效應(yīng)晶體管。所述溝槽被用作淺溝槽隔離(STI)或形成溝槽電容存儲(chǔ)單元。
在半導(dǎo)體器件接近任一類型的溝槽的邊緣或角處，一直以來都產(chǎn)生寄生漏電通道。在下述論文描述的漏電機(jī)理中，寄生漏電通道由于在溝槽角附近柵極電場(chǎng)增強(qiáng)而造成，此文是T.Furukawa和J.A.Mandelman在1988年l0月9-14日的Proceedings of theElectrochemical Society Meeting(電化學(xué)學(xué)會(huì)會(huì)議)上發(fā)表的“Processand Device Simulation of Trench Isolation Corner Parasitic Device溝槽隔離角寄生器件的工藝與器件模擬”。電場(chǎng)由于角的曲率半徑小和接近柵極導(dǎo)體而增強(qiáng)。使角變尖和使接近角處的柵極介質(zhì)變薄的處理方法會(huì)使問題惡化。此外，關(guān)于角電場(chǎng)增強(qiáng)的最壞情況是，柵極導(dǎo)體包圍著溝槽角。在形成氧化物之后對(duì)氧化物刻蝕期間，隔離溝槽中的氧化物填充物凹進(jìn)到硅表面以下時(shí)會(huì)發(fā)生這種情況。
由于電場(chǎng)增強(qiáng)，角有比器件平面部分的低的閾值電壓(Vt)。這樣，就形成了電流導(dǎo)電的平行通道?？墒牵瑢?duì)于當(dāng)代技術(shù)使用的器件寬度而言，器件的上平面部分流過大部分導(dǎo)通電流。溝槽角導(dǎo)電是一種寄生導(dǎo)電，它通常只對(duì)亞閾值(sub-threshold)漏電有相當(dāng)?shù)呢暙I(xiàn)。這種沿著角的寄生漏電電流最容易在窄MOSFET的亞閾值電流曲線的隆起部分看到。
正如從Andres Bryant，W.Haensch，S.Geissler，Jack Mandelman，D.Poindexter和M.Steger在1993年8月在IEEE Electron DeviceLetters，Vol.14，No.8發(fā)表的“The Current-Carrying Corner Inherent toTrench Isolation，溝槽隔離固有的載流角”所描述的那樣，角器件在例如要求窄溝道寬度以達(dá)到高密度的DRAM的應(yīng)用中甚至能支配導(dǎo)通電流。這種平行載流角器件對(duì)于低備用功率邏輯應(yīng)用的備用電流和對(duì)于DRAM單元的漏電來說變成主要的MOSFET消耗源。此外，存在著這樣的利害關(guān)系由于在角處電力線聚集產(chǎn)生的增強(qiáng)的電場(chǎng)強(qiáng)度會(huì)沖擊介質(zhì)的完整性。
D.Foty，J.Mandelman，和T.Furukawa在1989年10月在Proceedingof the Electrochemical Society Meeting(電化學(xué)學(xué)會(huì)會(huì)議)上發(fā)表的論文“Behavior of an NMOS Trench-Isolated Corner Parasitic Device at LowTemperature低溫下NMOS溝槽隔離角寄生器件的特性”提出，角寄生器件隨溫度降低的改善沒有平面亞閾值斜率那么多。這樣，角寄生器件在低溫下可能比平面器件有更多問題。
這種角漏電問題通常用提高閾值調(diào)整(tailor)離子注入劑量來控制，不過這會(huì)使器件特性變壞。這樣，需要有另外控制角的方案。
T.Ishijima等在1990年的Proceedings of the IEDM(IEDM會(huì)報(bào))的p257上發(fā)表的論文“A Deep-Submicron Isolation Technology withT-shaped Oxide(TSO)Structure帶T形氧化物(TSO)結(jié)構(gòu)的深亞微米隔離工藝”中提出溝槽側(cè)壁倒置(inversion)的問題。該文提出使用一對(duì)校準(zhǔn)光學(xué)掩模來在鄰近隔離溝槽拐角處形成T形氧化物和沿著溝槽的側(cè)壁使用溝道截?cái)?stop)硼離子注入。這種結(jié)構(gòu)使器件離開溝槽側(cè)壁，并提供硼來提高沿著側(cè)壁的Vt?？墒牵?dāng)在這雙掩模和離子注入方案中有光學(xué)掩模對(duì)準(zhǔn)公差時(shí)，就增大了隔離，從而使得這方案不夠理想。雖然M.M.Armacost等的共同轉(zhuǎn)讓的待批的專利申請(qǐng)“A Corner ProtectedShallow Trench Isolation Device，角受保護(hù)的淺溝槽隔離器件”提供一種方案來保護(hù)角而又不增大隔離，但仍然有角變尖和氧化物變薄的根本問題。這樣，需要有控制角寄生的改進(jìn)方法，而下述的發(fā)明就提供這種改進(jìn)方法。
因此，本發(fā)明的一個(gè)目的是避免角落漏電而又不會(huì)使器件特性變壞。
本發(fā)明的另一個(gè)目的是防止柵極導(dǎo)體包著溝槽角。
本發(fā)明的另一個(gè)目的是避免在鄰近角處柵極介質(zhì)變薄。
本發(fā)明的另一個(gè)目的是避免角變尖。
本發(fā)明的再另一個(gè)目的是提供這樣的晶體管，它有單獨(dú)的柵極導(dǎo)體段和在分開的(separate)布線層上形成的襯墊柵欄柵極連接條(spacerrail gate connector)。
本發(fā)明的再另一個(gè)目的是，把柵極導(dǎo)體限制在有源器件區(qū)域，而隔離是與柵極導(dǎo)體自對(duì)準(zhǔn)的。
本發(fā)明的再另一個(gè)目的是提供把陣列中的晶體管的單獨(dú)的柵極導(dǎo)體段互連的布線層，其中布線層是亞極小尺寸的導(dǎo)電襯墊柵欄。
本發(fā)明的這些和別的目的通過包括這樣的晶體管的半導(dǎo)體結(jié)構(gòu)來實(shí)現(xiàn)，該晶體管包括在薄介質(zhì)上的單獨(dú)的柵極導(dǎo)體段的柵極。柵極導(dǎo)體基本上與薄介質(zhì)一起延伸。柵極導(dǎo)體的頂面有相對(duì)的第一和第二邊緣以及相對(duì)的第三和第四邊緣。凸起的隔離物限定了柵極導(dǎo)體的第一和第二邊緣。源極與第三邊緣自對(duì)準(zhǔn)，而漏極與第四邊緣自對(duì)準(zhǔn)。導(dǎo)電布線層與頂面接觸。
本發(fā)明的另一個(gè)方面提供了一種形成FET的方法，此方法包括這樣的步驟形成其柵極疊層包括柵極介質(zhì)層和柵極導(dǎo)體層的襯底，該柵極疊層有頂面；去掉柵極疊層的第一部分，并在襯底上刻蝕出溝槽，從而暴露出凸起的隔離物；淀積絕緣層并使其在柵極疊層的頂面形成平面；去掉源/漏區(qū)的柵極疊層的第二部分，以便暴露出鄰近源/漏區(qū)的柵極疊層的側(cè)壁；形成鄰近暴露的柵極疊層的側(cè)壁的隔離層；和在源/漏區(qū)的暴露部分形成源/漏擴(kuò)散。
從附圖和對(duì)本發(fā)明描述，就會(huì)清楚本發(fā)明的這些和其它目的、特征和優(yōu)點(diǎn)。
如附圖所說明的那樣，根據(jù)下面對(duì)本發(fā)明的詳細(xì)描述，就會(huì)清楚本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)，附圖中

圖1-8是說明制造本發(fā)明的第一方面的半導(dǎo)體結(jié)構(gòu)的幾個(gè)工藝步驟中的結(jié)構(gòu)的剖視圖；圖9-13是說明制造本發(fā)明的第二方面的半導(dǎo)體結(jié)構(gòu)的幾個(gè)工藝步驟中的結(jié)構(gòu)的剖視圖；本發(fā)明提供一種其柵極由單獨(dú)的柵極導(dǎo)體段形成的晶體管。所述柵極導(dǎo)體被限制在有薄的柵極介質(zhì)的有源器件區(qū)域。STI是與柵極導(dǎo)體自對(duì)準(zhǔn)的。柵極介質(zhì)和柵極導(dǎo)體在刻蝕隔離溝槽之前作為在晶片上的復(fù)蓋層而形成，因而可避免使角變尖和使柵極介質(zhì)變薄。導(dǎo)電布線層與這種柵極段接觸，并且該布線層由于是通過沿著側(cè)壁定向刻蝕導(dǎo)體的方法而形成的，故可具有亞極小尺寸。
在共同轉(zhuǎn)讓的由Dash等提出的美國(guó)專利5,173,439中描述了STI和形成STI的工藝過程，該文被結(jié)合作為本文的參考。
在本申請(qǐng)中所用的詞“水平”定義為與半導(dǎo)體芯片或晶片的通常的平面平行的平面，而不管芯片實(shí)際的取向。詞“垂直”表示垂直于上述水平方向的方向。前置詞如“在..上”“側(cè)”(例如“側(cè)壁”)“高于”“低于”“在..上面”“在..下面”等是相對(duì)處在半導(dǎo)體芯片或晶片頂面的通常的平面來定義的，而不管芯片實(shí)際的取向。
用于圖1-13中所說明的工藝步驟的單晶半導(dǎo)體晶片是由例如硅、鍺、和砷化鎵等材料形成的。因?yàn)楣枋褂米顝V泛，且大部分人都知道它的刻蝕性能，在下面的說明中將采用硅。在開始下面描述的工藝程序之前，晶片可能已經(jīng)完成離子注入、擴(kuò)散、氧化和其它工藝步驟。
圖1-8表示根據(jù)本發(fā)明的一個(gè)方面的制造晶體管或DRAM單元的過程的步驟。現(xiàn)在參考圖1，在可能包含芯片擴(kuò)展部分或基本上是整個(gè)芯片的區(qū)域的襯底上進(jìn)行“復(fù)蓋”Vt溝道離子注入。例如，如果要形成器件陣列，復(fù)蓋離子注入的區(qū)域基本上包括整個(gè)陣列區(qū)域。然后在同一個(gè)區(qū)域用一系列的層來形成柵極疊層12，這些層包括柵極介質(zhì)14、柵極導(dǎo)體16和柵極頂層18。首先，熱生長(zhǎng)或淀積柵極介質(zhì)復(fù)蓋層(blanket)14。然后復(fù)蓋(blanket)淀積柵極導(dǎo)體層16。柵極導(dǎo)體16由多晶硅形成?？稍诘矸e期間在現(xiàn)場(chǎng)摻雜或可在淀積后進(jìn)行離子注入來提供適當(dāng)?shù)臇艠O摻雜。最后，復(fù)蓋層Si3N4頂層18被淀積在柵極導(dǎo)體16的頂上達(dá)到適當(dāng)?shù)暮穸?，以用作平面化刻蝕的截?cái)鄬印?br> 在下一步，涂敷光刻膠、曝光、和顯影以確定將要形成溝槽的區(qū)域。溝槽可以是STI或存儲(chǔ)電容。首先在柵極頂層介質(zhì)18上刻蝕這圖案。然后去掉光刻膠，在氮化物柵極頂層18上的圖案被用來繼續(xù)在柵極導(dǎo)體16上的刻蝕，并把柵極介質(zhì)14暴露出來。最后，刻蝕伸展到硅襯底10，以便形成電容用的凸起的深溝槽20，如圖2所示，或形成STI用的凸起的淺溝槽30，如圖4所示。詞“凸起的溝槽”表示這樣的事實(shí)，即溝槽延伸在襯底10表面之上到達(dá)柵極疊層的頂部。在這過程中，單次掩模步驟確定溝槽與柵極疊層的邊緣，并且為它們之間提供了理想的對(duì)準(zhǔn)。這樣，柵極就在兩個(gè)相反側(cè)被凸起的溝槽所包圍?？墒牵?yàn)闁艠O介質(zhì)和柵極導(dǎo)體是在刻出溝槽之前作為復(fù)蓋層而形成，故沒有角變尖、沒有柵極介質(zhì)變薄和沒有柵極卷曲。
如圖3所示，存儲(chǔ)節(jié)點(diǎn)絕緣層22和存儲(chǔ)電極24在凸起的深溝槽20處形成，如D.M.Kenney提出的題為“Diffused Buried Plate TrenchDram Cell Array擴(kuò)散埋藏板溝槽DRAM單元陣列”的美國(guó)專利5,264,716(“即‘716專利”)所描述的那樣，該文在此結(jié)合為本文的參考。簡(jiǎn)單地說，存儲(chǔ)節(jié)點(diǎn)絕緣層22用熱生長(zhǎng)氧化物、淀積氮化硅和使氮化物表面層氧化的方法形成。然后用摻雜多晶硅填充凸起的深溝槽20作為電容的存儲(chǔ)電極24。這多晶硅可以凹進(jìn)而形成絕緣環(huán)26。圖3說明工藝過程中這一步驟的所述單元。
用與上述形成凸起的深溝槽相似的過程來形成凸起的淺溝槽隔離(凸起的STI)30。參考圖4，經(jīng)過如上述的光掩模處理和柵極疊層刻蝕步驟后，在硅襯底10上用硅刻蝕來形成凸起STI30的淺溝槽。然后沿著由此而暴露的硅表面進(jìn)行熱生長(zhǎng)鈍化氧化物。然后淀積四乙氧基硅烷(TEOS)來填充淺溝槽(和深溝槽20的頂部)。其后，進(jìn)行平面化步驟，直到柵極疊層的氮化物蓋層為止。這樣，凸起的STI就在柵極疊層的側(cè)壁近旁形成。當(dāng)然，凸起的STI30可以按照類似于在‘716專利中表示的標(biāo)準(zhǔn)STI的方式與深溝槽20相交。
其后，用相似于上述的凸起的深溝槽20和凸起STI30所描述的過程來形成有源區(qū)域的源/漏區(qū)。參考圖5，一個(gè)與圖4的剖視圖正交的剖視圖，使用上述的光掩模處理和柵極疊層刻蝕來形成所希望的柵極段32的圖案。這種刻蝕只在溝道區(qū)域34上留下多晶硅，其上有柵極介質(zhì)14，并且確定了制造過程中的晶體管的溝道長(zhǎng)度。在柵極疊層兩側(cè)暴露出來的硅將被擴(kuò)散而成為源/漏。柵極疊層的另外兩側(cè)被凸起的存儲(chǔ)溝槽20或凸起的STI30所包圍。
在圖6所說明的下一步中，在柵極疊層32的兩暴露的邊緣上生長(zhǎng)或淀積介質(zhì)側(cè)壁隔離層36。隔離層36通常由沿著柵極導(dǎo)體16的側(cè)壁熱生長(zhǎng)氧化物，并淀積氮化硅，再用定向刻蝕把沿水平表面的氮化物去掉，而留下沿側(cè)壁的氮化物而形成。隔離層36形成后，晶體管39的源/漏區(qū)38用擴(kuò)散或離子注入法形成。擴(kuò)散或離子注入是與沿著柵極疊層32的邊緣形成的隔離層36自對(duì)準(zhǔn)的，并被凸起的STI30或凸起的存儲(chǔ)溝槽20所包圍。源/漏區(qū)38的擴(kuò)散可通過淀積摻雜玻璃或摻雜多晶硅層形成。把淀積層平面化，并可用掩模處理和刻蝕來確定NMOS和PMOS區(qū)域。然后對(duì)晶片進(jìn)行激活、主熱循環(huán)處理(drvie-in thermalcycle)。擴(kuò)散區(qū)或摻雜多晶硅可用硅化來降低電阻。用摻雜多晶硅作為源/漏區(qū)38的摻雜源具有允許形成淺結(jié)同時(shí)又為源/漏區(qū)38提供大量材料的優(yōu)點(diǎn)。淺結(jié)減小了短溝道效應(yīng)。大量材料允許硅化而無高結(jié)漏電的危險(xiǎn)。
下面的步驟提供節(jié)點(diǎn)連接帶、字線連接線和位線接觸，而這些步驟在Wendell Noble的共同未決的專利申請(qǐng)“A Five Square Folded-Bitline DRAM Cell折疊位線DRAM單元”(即“Noble專利申請(qǐng)”)中作了描述，此申請(qǐng)書在此結(jié)合作為本文的參考。簡(jiǎn)單地說，淀積本征多晶硅心軸(mandrel)，并在那里形成接觸開口。然后淀積重?fù)诫s多晶硅，在節(jié)點(diǎn)多晶硅與節(jié)點(diǎn)擴(kuò)散之間形成所述連接帶。然后用選擇性刻蝕把本征多晶硅去掉，留下重?fù)诫s連接帶。
亞極小尺寸的字線互連線40以沿著在第二本征多晶硅心軸(mandrel)46上的槽44的側(cè)壁42的隔離層的形式形成，如圖7和8所說明的那樣。在淀積絕緣層48并使其平面化并止于蓋層18之后，淀積本征多晶硅心軸(mandrel)46(圖7)。用光刻對(duì)準(zhǔn)方式在心軸46中形成槽44，使得側(cè)壁42在柵極導(dǎo)體16的一部分上延伸。形成槽44的刻蝕穿過心軸46向下伸展而暴露出在柵極段上的氮化物蓋層18。定向刻蝕從柵極導(dǎo)體16去掉氮化物蓋層18暴露在槽44內(nèi)的部分。一種例如鎢、鋁或摻雜多晶硅等的導(dǎo)體被淀積和定向刻蝕，留下沿著側(cè)壁42(圖8)的、與柵極導(dǎo)體16接觸的亞極小尺寸導(dǎo)電側(cè)壁隔離層?xùn)艡?0。
圖9-13表示本發(fā)明的另一方面的步驟，其中導(dǎo)電的布線層140與被凸起的STI30隔離的晶體管139的柵極段132互連。晶體管139可以是邏輯電路、SRAM、或其它半導(dǎo)體電路的一部分。在本發(fā)明的這一方面，導(dǎo)電的布線層140在圖5所說明的步驟之前形成。在凸起的STI30的介質(zhì)被平面化(圖4)之后，繼續(xù)平面化，直至到達(dá)柵極導(dǎo)體116表面為止，如圖9所示。然后淀積導(dǎo)電的布線層140用的第二層導(dǎo)體，例如摻雜多晶硅或鎢，如圖10所示。導(dǎo)電的布線層140由例如金屬或金屬硅化物等低導(dǎo)電率的材料形成。例如鎢、鉬、鈦、或鋁等金屬都適用。低導(dǎo)電率材料可以用在本領(lǐng)域熟知的方法來淀積，例如用化學(xué)氣相淀積。它也可用重?fù)诫s多晶硅形成。然后也可淀積一層絕緣層150。如上(圖5)所述，利用源/漏定界掩模，并刻蝕出兩個(gè)導(dǎo)體層(柵極導(dǎo)體116和導(dǎo)電的布線層140)，使得柵極導(dǎo)體116基本上被限制在每個(gè)晶體管的有源區(qū)域，而導(dǎo)電的布線層140在STI30上延伸以便與晶體管或單元互連，如圖11所示。介質(zhì)隔離層152在下一步驟(圖12)形成，它們覆蓋柵極段和導(dǎo)電的布線層互連線。雖然在本發(fā)明的這一方面，互連布線不是亞極小尺寸，但是，本發(fā)明的這一方面提供較簡(jiǎn)單的制造過程，而且還提供下面要描述的其它優(yōu)點(diǎn)。
在圖9-13所說明的本發(fā)明的這個(gè)方面，在隔離層152形成之前(圖11)，首先用離子注入中等劑量(少于1×1014cm-2)的例如砷或硼的摻雜物，形成源/漏138的源/漏外延部分。然后，在隔離層152形成(圖12)之后，為凸起的源/漏154淀積本征多晶硅(或本征非晶硅)，如圖13所示。以低能量離子注入用于凸起的源/漏的摻雜物，以避免損傷其下的單晶硅。然后使摻雜物從多晶硅擴(kuò)散，以便形成超淺的結(jié)156而不造成損傷。然后淀積一種例如鈦的難熔金屬，并退火以便在多晶硅的凸起的源/漏154內(nèi)形成硅化物。這樣，形成了超淺的結(jié)156，它既具有硅化物的低電阻，又具有非常低的漏電。這樣形成的結(jié)能具有小到500的深度。當(dāng)然，可以用其它對(duì)凸起的源/漏154多晶硅的摻雜方法，例如原位摻雜。
上面描述的本發(fā)明的器件和隔離結(jié)構(gòu)顯示出幾種優(yōu)點(diǎn)。第一，減少了STI和存儲(chǔ)溝槽角的寄生問題，因?yàn)?1)消除了角變尖和柵極介質(zhì)變薄的現(xiàn)象(因?yàn)闁艠O介質(zhì)是在確定器件邊緣之前在平面上形成的)；和(2)消除了溝道側(cè)壁或柵極附近的角控制作用，因?yàn)闁艠O被凸起的隔離所包圍--柵極不會(huì)使角卷曲。
第二，因?yàn)槎嗑Ч钖艠O116不伸展到STI30的下面的電場(chǎng)區(qū)，對(duì)STI30下面的場(chǎng)摻雜和對(duì)STI厚度的要求可以放松。
第三，如Noble專利申請(qǐng)所描述那樣，考慮到(when)把各柵極段互連的字線導(dǎo)體是亞極小尺寸的隔離層?xùn)艡?，各個(gè)器件柵極的布局距離可大大縮短。例如在Noble專利申請(qǐng)所描述DRAM單元中，可達(dá)到節(jié)省37.5％的DRAM面積的效果。
雖然在此已與其改型一起詳細(xì)地描述了本發(fā)明的幾個(gè)實(shí)施例并結(jié)合附圖加以說明，很顯然，還可提出各種進(jìn)一步的改型而不超出本發(fā)明的范圍。例如，各種各樣的材料可用于心軸46和柵欄40或?qū)щ姴季€層140。可用n-或p-溝道晶體管以及相應(yīng)的對(duì)多晶硅連接帶和節(jié)點(diǎn)多晶硅的摻雜的改變來實(shí)施本發(fā)明。沒有打算用上面的具體特征來把本發(fā)明限制到窄于所附的權(quán)利要求書的范圍。所給出的例子只打算起說明作用而沒有排它性。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，其特征在于包括一種晶體管，它有柵極，所述柵極包括薄的介質(zhì)和單獨(dú)的柵極導(dǎo)體段，所述柵極導(dǎo)體基本上與所述薄介質(zhì)一起延伸，所述柵極導(dǎo)體的頂面有相對(duì)的第一和第二邊緣以及相對(duì)的第三和第四邊緣；包著所述第一和第二邊緣的凸起的隔離物；與所述第三邊緣自對(duì)準(zhǔn)的源和與所述第四邊緣自對(duì)準(zhǔn)的漏；和與所述頂面接觸的導(dǎo)電布線層。
2.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于在平表面上的復(fù)蓋薄隔離物上復(fù)蓋淀積所述柵極導(dǎo)體，然后利用掩模工藝來確定所述柵極導(dǎo)體圖案。
3.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述薄隔離物有延伸到所述凸起的隔離物的均勻厚度。
4.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的隔離物包括淺溝槽隔離。
5.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的隔離物包括溝槽電容。
6.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述源和漏包括凸起的源/漏。
7.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的源和漏由淀積的多晶硅和淀積的非晶硅中的一種材料形成。
8.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的源和漏由有選擇地生長(zhǎng)的硅來形成。
9.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的源和漏還包括硅化物。
10.一種如權(quán)利要求1所敘述的半導(dǎo)體結(jié)構(gòu)，其特征在于所述凸起的源和漏包括超淺結(jié)。
11.一種半導(dǎo)體結(jié)構(gòu)，其特征在于包括一種晶體管，它有柵極，所述柵極包括薄介質(zhì)和單獨(dú)的柵極導(dǎo)體段，所述柵極導(dǎo)體基本上與所述薄介質(zhì)一起延伸，所述柵極導(dǎo)體的頂面有相對(duì)的第一和第二邊緣，包著所述第一和第二邊緣隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)有鄰接著所述第一和第二邊緣的幾乎垂直的側(cè)壁，所述介質(zhì)具有延伸到凸起的隔離結(jié)構(gòu)的基本上均勻的厚度。
12.一種形成FET的方法，其特征在于包括如下的步驟a)提供具有包括柵極介質(zhì)層和柵極導(dǎo)體層的柵極疊層的襯底，所述柵極疊層有頂面；b)去掉所述柵極疊層第一部分，在由此而暴露出來的所述襯底上刻蝕用于凸起的隔離的溝槽；c)淀積絕緣層并使之形成向著所述柵極疊層的所述頂面的平面；d)去掉所述柵極疊層的用于源/漏區(qū)的第二部分，并暴露出鄰近所述源/漏區(qū)的所述柵極疊層的側(cè)壁；e)形成鄰近所述柵極疊層的所述暴露的側(cè)壁的隔離層；和f)在所述源和漏區(qū)的暴露的部分形成源/漏擴(kuò)散。
13.一種如權(quán)利要求12所敘述的方法，其特征在于所述步驟(f)是通過形成凸起的源/漏和從所述凸起的源和漏的擴(kuò)散過程這樣的步驟來完成的。
14.一種如權(quán)利要求13所敘述的方法，其特征在于所述凸起的源/漏是通過以下步驟來形成的淀積非晶硅或多晶硅，使所述硅平面化和刻蝕所述硅，所述刻蝕步驟在所述源/漏區(qū)的所述暴露的部分留下所述硅的一部分。
15.一種如權(quán)利要求14所敘述的方法，其特征在于進(jìn)一步包括在所述硅中摻雜的步驟。
16.一種如權(quán)利要求14所敘述的方法，其特征在于所述平面化步驟是通過拋光來完成的。
17.一種如權(quán)利要求14所敘述的方法，其特征在于所述平面化步驟是通過平面化刻蝕來完成的。
18.一種如權(quán)利要求13所敘述的方法，其特征在于所述凸起的源/漏是通過從所述源和漏區(qū)上有選擇地生長(zhǎng)硅的步驟來形成的。
19.一種如權(quán)利要求13所敘述的方法，其特征在于進(jìn)一步包括使所述凸起的源和漏形成硅化物的步驟。
20.一種形成集成電路的方法，其特征在于包括如下步驟在半導(dǎo)體襯底上形成柵極，所述柵極有第一和第二邊緣；在鄰近所述第一和第二邊緣的所述襯底上形成隔離結(jié)構(gòu)；刻蝕所述柵極以形成第三和第四邊緣；和在鄰近所述第三和第四邊緣的所述襯底上形成擴(kuò)散區(qū)域。
全文摘要
一種半導(dǎo)體結(jié)構(gòu),它包括具有這樣的柵極導(dǎo)體的晶體管,此棚極導(dǎo)體有由凸起的隔離結(jié)構(gòu)包圍的第一和第二邊緣(例如STI)。源擴(kuò)散自對(duì)準(zhǔn)到所述柵極的所述第三邊緣,而漏擴(kuò)散自對(duì)準(zhǔn)到所述柵極的所述第四邊緣。
文檔編號(hào)H01L21/8232GK1196581SQ9712304
公開日1998年10月21日 申請(qǐng)日期1997年11月24日 優(yōu)先權(quán)日1996年12月23日
發(fā)明者W·P·諾布爾, A·K·加塔利亞, B·埃爾－卡埃 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司