專利名稱：半導(dǎo)體存儲(chǔ)裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種包括多個(gè)存儲(chǔ)單元，特別是將薄膜晶體管(以下，稱為TFT)用作負(fù)載器件的靜態(tài)型存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置及其制造方法，并且涉及采取薄膜布線層與其它布線層連接的構(gòu)造及實(shí)現(xiàn)該構(gòu)造的技術(shù)。
在

圖18中，示出了多個(gè)包括用TFT作為負(fù)載器件的靜態(tài)型存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置電路構(gòu)成例。構(gòu)成存儲(chǔ)單元的驅(qū)動(dòng)晶體管由N溝道FET(N1～N2n)構(gòu)成，而負(fù)載器件則由P溝道TFT(P1～P2n)構(gòu)成。在這里，TFT(P1～P2n)的源、漏及溝道區(qū)域(以下，總稱為體)由第1多晶硅層(以下，稱為PLYD)形成，柵電極由第2多晶硅層(以下，稱為PLYC)形成。TFT的源區(qū)域，通過由PLYD構(gòu)成的電源供給線500及接觸孔502，與由鋁等金屬層(以下，稱為AL)構(gòu)成的電源線504連接。
形成電源供給線500的PLYD，非常薄，膜厚約為300～500埃。因而，通過接觸孔502將電源線504與電源供給線500連接時(shí)，存在電源線504穿通下層的問題。
作為解決這樣的穿通問題的方法，例如有特開平5-190686所公開的第1背景技術(shù)。在該背景技術(shù)中，如圖19(A)所示，在不發(fā)生穿通的狀態(tài)下，成為存儲(chǔ)單元電源供給線的PLYD(514)，通過接觸孔CNT與成為電源線的AL(516)連接，因此，可能向存儲(chǔ)單元供給電源。另一方面，在該背景技術(shù)中，在下層晶體管或絕緣層510上形成PLYC(512)。并且，成為存儲(chǔ)單元電源供給線的PLYD(514)，通過接觸孔THLC與該P(yáng)LYC(512)連接。從而，如圖19(B)所示，由AL(516)而引起的穿通發(fā)生時(shí)，PLYD(514)通過PLYC(512)及CNT而與AL(516)構(gòu)成連接。即，由于設(shè)置PLYC(512)，即使穿通發(fā)生時(shí)，也能向存儲(chǔ)單元供給電源。PLYC(512)與形成TFT體的PLYD(514)不同，膜厚可厚些。因此，可充分有效利用作為CNT蝕刻時(shí)的蝕刻阻擋層(穿通防止層)。
另外，作為解決穿通問題的第背景技術(shù)：
，有特開平5-259408和特開平6-5820所公開的背景技術(shù)。在該背景技術(shù)中，如圖20中的G所示，將電流供給存儲(chǔ)單元的TFT的PLYD(514)與作為電源線的AL(516)在側(cè)面連接。另外，為防止發(fā)生穿通，在CNT底下，設(shè)置成為蝕刻阻擋層的PLYC(512)。而且，為了防止來自PLYC(512)的雜質(zhì)擴(kuò)散，PLYD(514)不直接與PLYC(512)連接，并使PLYC成為浮置的(不供給電位)。
以上已說明了第1、第背景技術(shù)：
，以下陳述本技術(shù)的課題。
在圖19(A)、(B)所示的第1背景技術(shù)中，由于PLYD(514)是成為P溝道TFT的體，所以在導(dǎo)電化時(shí)，需要將P型雜質(zhì)導(dǎo)入P型的多晶硅層內(nèi)。另一方面，由于將成為蝕刻阻擋層的PLYC(512)，例如在存儲(chǔ)單元區(qū)域用做TFT的柵電極，所以也需要將N型雜質(zhì)導(dǎo)入N型的多晶硅層內(nèi)。而且，PLYC(512)、PLYD(514)的雜質(zhì)濃度例如分別約為3×1020/cm3、1×1020/cm3，并且PLYC(512)的雜質(zhì)濃度較高。因此，PLYC(512)所含的N型雜質(zhì)會(huì)向PLYD(514)擴(kuò)散，例如，在圖19 A)所示位置F發(fā)生形成PN的寄生二極管的情況。為將高電位側(cè)的電源供給AL(516)，在向存儲(chǔ)單元供給電源時(shí)，該寄生二極管，作為反向二極管工作。由于導(dǎo)通狀態(tài)的TFT的電源供給能力受該反向寄生二極管限制，使存儲(chǔ)單元的數(shù)據(jù)保存特性受到不小影響。作為防止發(fā)生這種寄生二極管的一種辦法，可以考慮，在存儲(chǔ)單元區(qū)域中的CNT的某區(qū)域，將N型的PLYC(512)做成P型的辦法。然而，如采用這種辦法，則光刻和離子注入的工序數(shù)會(huì)增加，使加工過程復(fù)雜化，導(dǎo)致產(chǎn)品成品率的降低。
另一方面，在第背景技術(shù)：
中，如圖20的G所示，PLYD(514)與作為電源線的AL(516)之間的連接，變?yōu)閭?cè)面連接。因而，接觸電阻非常離散，并對產(chǎn)品的特性有不良影響。在圖21中，示出了按圖20的構(gòu)成接觸連接的Vd～I(xiàn)d特性的測定結(jié)果。其中，Vd是加在接觸上的電壓，Id是流過接觸的電流。當(dāng)Vd＝0.1V時(shí)，可以知道，Id大大離散在10-10A～10-6A范圍。
為解決上述技術(shù)課題，本發(fā)明的目的在于，提供一種能消除將其它布線層連接到薄膜布線層時(shí)的穿通問題，同時(shí)可得到穩(wěn)定而且很低的接觸電阻的半導(dǎo)體存儲(chǔ)裝置及其制造方法。
為解決上述課題，本發(fā)明是包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置，包括 第1布線層，上述第1布線層下方設(shè)置的薄膜第2布線層，連接上述第1、第2布線層的第1接觸孔，設(shè)置于上述第2布線層下方、并在上述第1接觸孔形成區(qū)域、用于防止穿通而成為蝕刻阻擋層的第3布線層，以及設(shè)置于上述第1接觸孔下方、并連接上述第2布線層與上述第3布線層的第2接觸孔；其特征是，在上述第2布線層中導(dǎo)入第1導(dǎo)電型雜質(zhì)，由上述第3布線層形成的上述蝕刻阻擋層，至少在上述第1接觸孔形成區(qū)域?yàn)榉菗诫s區(qū)域。
根據(jù)本發(fā)明，由第3布線層形成的蝕刻阻擋層起穿通防止層作用。而且，由于該蝕刻阻擋層為不摻雜區(qū)域，所以從與第2布線層連接的區(qū)域來的第1導(dǎo)電型雜質(zhì)擴(kuò)散到蝕刻阻擋層中。因此，可通過該第1導(dǎo)電型雜質(zhì)擴(kuò)散區(qū)域，使第1布線層和第2布線層電連接，并達(dá)到降低接觸電阻及其離散度。而且，根據(jù)本實(shí)施例，由于蝕刻阻擋層為不摻雜層，雜質(zhì)不會(huì)從蝕刻阻擋層擴(kuò)散到第2布線層，所以能夠防止產(chǎn)生寄生二極管。因此，能夠減低從第1布線層到第2布線層路徑的阻抗。
另外，本發(fā)明的特征是，上述存儲(chǔ)單元是包括成為負(fù)載器件的1對薄膜晶體管和1對驅(qū)動(dòng)晶體管的靜態(tài)型存儲(chǔ)單元，上述第1布線層由金屬形成，同時(shí)成為電源線，上述第2布線層由第1多晶硅層形成，并成為上述薄膜晶體管的源、漏及溝道區(qū)域，同時(shí)成為到存儲(chǔ)單元的電源供給線，上述第3布線層由第2多晶硅層形成。
薄膜晶體管的體(源、漏及溝道區(qū)域)為薄膜，連接形成該薄膜的第2布線層與作為電源線的第1布線層時(shí)，容易發(fā)生穿通問題。而根據(jù)本發(fā)明，由于設(shè)置了蝕刻阻擋層，所以能解決這種穿通問題。另外，根據(jù)本發(fā)明，能夠防止由第2布線層形成的電源供給線上發(fā)生寄生二極管問題，并能提高存儲(chǔ)單元的數(shù)據(jù)保存特性等。還有，也可以利用薄膜晶體管作為電阻器件。
另外，本發(fā)明的特征在于，在上述存儲(chǔ)單元區(qū)域，上述第3布線層，要導(dǎo)入與上述第1導(dǎo)電型雜質(zhì)極性不同的第2導(dǎo)電型雜質(zhì)，而成為上述薄膜晶體管的柵電極，并且該柵電極直接與上述驅(qū)動(dòng)晶體管的第2導(dǎo)電型的漏區(qū)域連接。
根據(jù)本發(fā)明，向第3布線層構(gòu)成的柵電極導(dǎo)入第2導(dǎo)電型雜質(zhì)。因此，將驅(qū)動(dòng)晶體管直接與該第3布線層構(gòu)成的柵電極連接，也不會(huì)產(chǎn)生寄生二極管，并可獲得特性良好的存儲(chǔ)單元。而且，因在第1接觸孔形成區(qū)域，第3布線層為不摻雜，所以不必增加新工序就能防止在電源供給線上產(chǎn)生寄生二極管。
另外，本發(fā)明的特征在于，對上述第2布線層所導(dǎo)入的上述第1導(dǎo)電型雜質(zhì)，通過給予熱處理工序，向上述不摻雜的上述蝕刻阻擋層進(jìn)行擴(kuò)散。
根據(jù)本發(fā)明，由于用所給予的熱處理工序，所以可使來自第2布線層的第1導(dǎo)電型雜質(zhì)擴(kuò)散到更深的位置。因此，例如在第2布線層產(chǎn)生穿通，并且即使過蝕刻由第3布線層構(gòu)成的蝕刻阻擋層的情況下，仍能將第1導(dǎo)電型雜質(zhì)擴(kuò)散區(qū)域保留在蝕刻阻擋層內(nèi)，從而降低接觸電阻及其離散。
另外，本發(fā)明的特征在于，上述熱處理工序兼有激活上述第1導(dǎo)電型雜質(zhì)的熱處理工序。
根據(jù)本發(fā)明，能夠激活第2布線層、蝕刻阻擋層內(nèi)的第1導(dǎo)電型雜質(zhì)。因此，可以增加第2布線層、蝕刻阻擋層的載流子濃度，并能降低第2布線層、蝕刻阻擋層的薄層電阻。
另外，本發(fā)明的特征在于，在上述存儲(chǔ)單元區(qū)域，對上述第3布線層，導(dǎo)入與上述第1導(dǎo)電型雜質(zhì)極性不同的第2導(dǎo)電型雜質(zhì)。
根據(jù)本發(fā)明，由于在存儲(chǔ)單元區(qū)域的第3布線層中，導(dǎo)入第2導(dǎo)電型雜質(zhì)，使該第3布線層導(dǎo)電化，所以可以利用作為，例如存儲(chǔ)單元的柵電極、導(dǎo)電層等。還有，作為防止產(chǎn)生上述寄生二極管的1種辦法，也可以認(rèn)為是，將第1導(dǎo)電型雜質(zhì)導(dǎo)入到蝕刻阻擋層的辦法。然而，如用這樣的辦法，則需要在存儲(chǔ)單元的區(qū)域和第1接觸孔形成區(qū)域?qū)氩煌s質(zhì)，就需要額外的工序。根據(jù)本發(fā)明，防止發(fā)生寄生二極管時(shí)，由于也可以不增加額外工序，所以能減少工序數(shù)，并能提高產(chǎn)品成品率。
另外，本發(fā)明的特征在于，當(dāng)上述第3布線層的上述第2導(dǎo)電型雜質(zhì)導(dǎo)入?yún)^(qū)域與該第2導(dǎo)電型雜質(zhì)不導(dǎo)入而成為不摻雜的區(qū)域之邊界，和上述第2接觸孔的該邊界側(cè)端的距離設(shè)為L3時(shí)，則L3為1.5μm以上。
這樣以來，能防止第2導(dǎo)電型的雜質(zhì)會(huì)擴(kuò)散到不摻雜區(qū)域，增大接觸電阻等的情況發(fā)生。還有，可以使不摻雜區(qū)域與第2導(dǎo)電型雜質(zhì)導(dǎo)入的區(qū)域，以布局圖形進(jìn)行分離。
另外，本發(fā)明的特征在于，當(dāng)上述第1、第2接觸孔的直徑分別設(shè)為L1、L2，第1接觸孔與第2接觸孔的對準(zhǔn)余量設(shè)為L4時(shí)，則L2比(L1＋2×L4)還要大。
這樣以來，可以防止發(fā)生側(cè)面接觸等。還因?yàn)榘袻1減小到設(shè)計(jì)規(guī)則的最小值，而使芯片面積優(yōu)化。
另外，本發(fā)明是包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置，包括第1布線層、上述第1布線層下方設(shè)置的薄膜第2布線層、及連接上述第1、第2布線層的第1接觸孔；其特征是至少在上述第接觸孔的形成區(qū)域、形成凹狀的上述第2布線層下方的絕緣層，以及自上述第2布線層的該第1接觸孔形成區(qū)域的半導(dǎo)體襯底表面的高度，比該第1接觸孔形成區(qū)域以外區(qū)域的高度低。
根據(jù)本發(fā)明，在第1接觸孔形成區(qū)域，可于較低位置形成第2布線層。因此可在第1接觸孔形成區(qū)域里，將第2布線層上方所設(shè)置的絕緣層的厚度做厚些，以便更容易解決穿通問題。
另外，本發(fā)明的特征在于，利用連接上述第2布線層與該第2布線層下方的其它層的第2接觸孔的形成工序，形成上述凹狀。
這樣以來，不必設(shè)置為形成凹狀的新工序就能形成凹狀，取得產(chǎn)品成品率的提高等。
另外，本發(fā)明的特征在于，當(dāng)上述凹狀的蝕刻深度設(shè)為D1，在第2布線層下方的上述另一層與在第2布線層下方的上述絕緣層的蝕刻選擇比設(shè)為1∶K，和該另一層的膜厚設(shè)為D2時(shí)，則D1比D2×K要小。
利用這種另一層與絕緣層的蝕刻選擇比，在滿足D1＜D2×K的條件范圍內(nèi)，可能形成所希望深度的凹狀。
另外，本發(fā)明的特征在于，當(dāng)上述第1接觸孔與上述凹狀的直徑分別設(shè)為L1與L2，上述第1接觸孔與上述第2接觸孔的對準(zhǔn)余量設(shè)為L4時(shí)，則L1與(L2-2×L4)約同樣大小。
這樣以來，在不發(fā)生側(cè)面接觸的范圍內(nèi)，可以盡可能將L1縮小。因此，可把在第2布線層上方的絕緣層的凹狀區(qū)域的厚度做厚些，就能有效地防止發(fā)生穿通。
另外，本發(fā)明的特征是，當(dāng)上述凹狀的直徑設(shè)為L2，上述第1布線層與上述第2布線層之間的絕緣層的上述第1接觸孔形成區(qū)域以外區(qū)域的厚度設(shè)為γ1時(shí)，則L2為2×γ1以下。
這樣以來，可將第2布線層上方的絕緣層的凹狀形成區(qū)域的厚度做厚些，就能更有效地防止發(fā)生穿通。
第1圖是表示本發(fā)明的實(shí)施例1的斷面構(gòu)造圖。
第2圖是表示接觸電流-電壓特性圖。
第3圖是表示雜質(zhì)濃度分布曲線圖。
第4圖是一例存儲(chǔ)單元的斷面圖。
第5圖(A)～(C)是一例存儲(chǔ)單元的平面圖。
第6圖是一例存儲(chǔ)單元的等效電路圖。
第7圖(A)、(B)是另一例存儲(chǔ)單元的平面圖。
第8圖(A)～(D)是說明實(shí)施例1的制造方法的工序斷面圖。
第9圖(A)～(C)是說明實(shí)施例1的制造方法的工序斷面圖。
第10圖是表示本發(fā)明的實(shí)施例2的斷面構(gòu)造圖。
第11圖(A)～(D)是說明實(shí)施例2的制造方法的工序斷面圖。
第12圖(A)～(C)也是說明實(shí)施例2的制造方法的工序斷面圖。
第13圖是說明凹狀的形成方法圖。
第14圖(A)～(C)是說明L2、γ1及γ2的關(guān)系圖。
第15圖(A)、(B)是說明CNT形成時(shí)的防止穿通圖。
第16圖(A)～(D)是說明實(shí)施例3的制造方法的工序斷面圖。
第17圖(A)～(D)也是說明實(shí)施例3的制造方法的工序斷面圖。
第18圖是表示包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置的電路構(gòu)成圖。
第19圖(A)、(B)是表示第1背景技術(shù)例的斷面構(gòu)造圖。
第20圖是表示第背景技術(shù)：
例的斷面構(gòu)造圖。
第21圖是表示第背景技術(shù)：
例的接觸電流-電壓特性圖。(實(shí)施例1)用圖1說明本發(fā)明的實(shí)施例1。
(1)基本構(gòu)成在成為電源線的AL(10、第1布線層)下方，設(shè)置成為存儲(chǔ)單元電源供給線的PLYD(14、薄膜第2布線層)，并且AL(10)和PLYD(14)通過CNT(第1接觸孔)進(jìn)行連接。在PLYD(14)的下方，設(shè)置防止穿通的成為蝕刻阻擋層的PLYC(18、第3布線層)。另外，在CNT下方設(shè)置THLC(第2接觸孔)，用于連接PLYD(14)與PLYC(18)。
在PLYD(14)中，導(dǎo)入P型(第1導(dǎo)電型)雜質(zhì)。本實(shí)施例的第1特征是，在PLYC(18)的區(qū)域18b、18c中，不導(dǎo)入雜質(zhì)，而使這些區(qū)域成為非摻雜區(qū)。
由于使上述區(qū)域18b、18c成為非摻雜區(qū)，所以從PLYD(14)來的P型雜質(zhì)，擴(kuò)散到P型PLYD(14)和接觸區(qū)域18c中。因而，區(qū)域18c與PLYD(14)之間為歐姆接觸。其結(jié)果，當(dāng)CNT形成時(shí)，即使過蝕刻PLYD(14)，也不會(huì)發(fā)生PLYD的穿通，從AL(10)通過PLYC的區(qū)域18c，可向PLYD(14)供給電源。
另外根據(jù)本發(fā)明，因?yàn)閰^(qū)域18b、18c為非摻雜區(qū)，從區(qū)域18b、18c向PLYD(14)擴(kuò)散n型(第2導(dǎo)電型)雜質(zhì)，可以防止發(fā)生寄生二極管的情況(參照圖19(A)的F)。結(jié)果，可提高存儲(chǔ)單元的數(shù)據(jù)保存等特性。
作為防止產(chǎn)生上述寄生二極管的1種辦法，也可以考慮添加新的工序，將P型雜質(zhì)導(dǎo)入?yún)^(qū)域18b、18c的辦法。然而，如采用這種辦法，為了形成具有N型與P型區(qū)域的PLYC，則需要2次光刻工序和2次離子注入工序，工藝復(fù)雜，產(chǎn)品成品率和成本都惡化了。另一方面，如區(qū)域18a為N型以及區(qū)域18b、18c為非摻雜區(qū)域，則可以只用1次光刻工序和1次離子注入工序。因而，按照本實(shí)施例，不需要添加新的工序就能解決穿通問題。即，與上述辦法比較可減少工序數(shù)，而制造工藝又簡單，提高產(chǎn)品成品率。
另外在上述的第背景技術(shù)：
例中，因?yàn)镻LYD與AL為側(cè)面接觸，所以如圖21，接觸電阻非常離散。對此，按照本實(shí)施例，如圖2所示，幾乎沒有接觸電阻的離散，電流供給能力，例如Vd＝0.1v下，Id為10-5A。即，1個(gè)TFT的導(dǎo)通電流約為10-8A，并且TFT的電流不受限制。因此按照本實(shí)施例，能十分有效利用TFT的特性，并得到良好的數(shù)據(jù)保存特性。
(2)本實(shí)施例的其它特征
①在本實(shí)施例中，用預(yù)定的熱處理過程，將導(dǎo)入PLYD(14)的P型雜質(zhì)擴(kuò)散到PLYC(18)的不摻雜區(qū)域18b、18c內(nèi)。例如，圖3的D是表示，在35KeV、1×1015/cm2的條件下，進(jìn)行離子注入BF2+時(shí)的濃度分布曲線，圖3的E是表示，離子注入后，在N2氣氛中，900℃下，約20分鐘，通過回流，使絕緣層的BPSG膜平坦化的熱處理時(shí)的濃度分布曲線。由圖3的D和E可知，由于進(jìn)行了熱處理，即使在深度方向距離X大的位置，雜質(zhì)濃度也可能變得十分高。例如在圖1中，可以認(rèn)為是，PLYD(14)穿通，而且PLYC(18)又受到過蝕刻的情況。這時(shí)，若是圖3的D所示的濃度分布曲線，則不能保持區(qū)域18c、AL(10)及PLYD(14)之間的歐姆接觸，可能會(huì)增大接觸電阻。另一方面，進(jìn)行熱處理，假定濃度分布曲線為圖3的E，則即使過蝕刻PLYC(18)時(shí)，也能保持歐姆接觸特性，并且能夠防止接觸電阻增大與離散。
并且，在本實(shí)施例中，該熱處理過程還兼有激活導(dǎo)入PLYD(14)、擴(kuò)散到PLYC(18)的P型雜質(zhì)的熱處理過程。由于激活P型雜質(zhì)，可增加載流子濃度，并能降低PLYD(14)與PLYC(18)的薄層電阻。因而能防止供給存儲(chǔ)單元的電源電壓下降，并實(shí)現(xiàn)存儲(chǔ)單元的工作低電壓化。
②另外在本實(shí)施例中，如圖1所示，在存儲(chǔ)單元的某區(qū)域，將N型雜質(zhì)導(dǎo)入到PLYC(18)內(nèi)。因?qū)隢型雜質(zhì)，可使PLYC(18)導(dǎo)電，因此可將PLYC(18)用于TFT的柵電極和存儲(chǔ)單元內(nèi)的導(dǎo)電層等。在本發(fā)明中，也可以有準(zhǔn)備防止穿通的專用蝕刻阻擋層。然而，如將上述的PLYC，在存儲(chǔ)單元區(qū)域用作為柵電極和導(dǎo)電層，在CNT的形成區(qū)域用作為蝕刻阻擋層，就取得不需要增加形成蝕刻阻擋層新工序的優(yōu)點(diǎn)。
③在本實(shí)施例中，如圖1所示，導(dǎo)入了N型雜質(zhì)的區(qū)域18a與成為非摻雜區(qū)域18b的邊界20和THLC端22的距離設(shè)為L3時(shí)，將L3設(shè)定為1.5μm以上是所希望的。如這樣，則能防止區(qū)域18a的N型雜質(zhì)擴(kuò)散到區(qū)域18c而增大電阻，并能防止在N型區(qū)域與P型區(qū)域之間發(fā)生穿通現(xiàn)象等的情況。
還有，也可以對存儲(chǔ)單元區(qū)域的PLYC和CNT形成區(qū)域的PLYC進(jìn)行圖形分離(例如在圖1的C所示的部分進(jìn)行分離)，并作為斷開的布局圖。這樣以來，就可以防止存儲(chǔ)單元區(qū)域的PLYC的N型雜質(zhì)擴(kuò)散到CNT形成區(qū)域的PLYC中。
④另外在本實(shí)施例中，THLC直徑(L2)＞CNT直徑(L1)＋2×對準(zhǔn)誤差(對準(zhǔn)誤差PLYC與CNT的對準(zhǔn)余量)的關(guān)系成立。因此可防止PLYD(14)與AL(10)側(cè)面接觸。另外，以設(shè)計(jì)規(guī)則上所允許的最小直徑形成CNT，這時(shí)上式成立，可望形成最小直徑的THLC。據(jù)此，可將CNT形成區(qū)域面積最優(yōu)化，并能使芯片面積最優(yōu)化。
(3)存儲(chǔ)單元的構(gòu)成例接著，用圖4的斷面圖、圖5(A)～(C)的平面圖和圖6的等效電路圖，說明本實(shí)施例的存儲(chǔ)單元一例。
如這些圖所示，該存儲(chǔ)單元包括具有驅(qū)動(dòng)晶體管Q1與Q2、TFTQ5與Q6的觸發(fā)電路和轉(zhuǎn)移晶體管Q3與Q4。如圖6粗線所示，該存儲(chǔ)單元的特征在于，以第1字線111連接相鄰存儲(chǔ)單元Q3的柵電極104，以第2字線111’連接相鄰存儲(chǔ)單元的Q4的柵電極104’，同時(shí)在與接地線110同一布線層上，形成第1、第2字線111、111’。
在該存儲(chǔ)單元中，驅(qū)動(dòng)晶體管Q1、Q2的柵電極103、103’，轉(zhuǎn)移晶體管Q3、Q4的柵電極104、104’都由第1層(最下層)的多晶硅層PLYA形成。
由第2層的多晶硅層PLYB形成的接地線110，通過接觸孔108、108’與Q1、Q2的源區(qū)域連接。另外接地線與同樣由PLYB形成的第1、第2字線111、111’，通過接觸孔109、109’，與由PLYA形成的Q3、Q4的柵電極104、104’連接。
由第3層的多晶硅層PLYC形成的TFTQ5的柵電極113，通過接觸孔112’與Q2和Q4的漏區(qū)域，及Q1的柵電極連接。另外同樣由PLYC形成的TFTQ6的柵電極113’，通過接觸孔112，與Q1和Q3的漏區(qū)域，及Q2的柵電極連接。另外由PLYC形成的位線引出電極114、114’，通過接觸孔112”及112”’，而與Q3和Q4的源區(qū)域連接。
由第4層的多晶硅層PLYD形成的TFTQ5、Q6的體116、116’，通過接觸孔115及115’，與TFTQ6、Q5的柵電極113、113’連接。
由AL形成的位線119、119’，通過接觸孔118、118’，與由PLYC所形成的位線引出電極114、114’連接。
如上所述，在圖1中，成為電源供給線的PLYD(14)，在存儲(chǔ)單元區(qū)域內(nèi)，變成TFT的體(源、漏及溝道區(qū)域)。另外成為蝕刻阻擋層的PLYC(18)，在存儲(chǔ)單元區(qū)域內(nèi)，變成了TFT的柵電極。因?yàn)門FT是P溝道晶體管，所以其體(溝道區(qū)域以外)必須為P型，因而PLYD(14)也變成P型。另外如圖5的H所示，TFT的柵電極113，與驅(qū)動(dòng)晶體管Q4的漏區(qū)域107’直接連接。因?yàn)轵?qū)動(dòng)晶體管Q4是N溝道晶體管，所以其漏區(qū)域107’也變成N型的有源區(qū)域。因而，與該N型的有源區(qū)域直接連接的TFT的柵電極也必須為N型，并且PLYC(18)也為N型。這樣，因存儲(chǔ)單元構(gòu)造上的要求，在CNT形成區(qū)域，如利用N型的PLYC(18)作為蝕刻阻擋層，則在電源供給線上會(huì)產(chǎn)生寄生二極管。在本實(shí)施例中，在CNT形成區(qū)域，將N型的PLYC作成非摻雜的就是解決上述問題。從而，將TFT的柵電極所用的PLYC(18)，用作蝕刻阻擋層，就可能沒有問題。
還有在圖4所示的存儲(chǔ)單元中，將TFT用作負(fù)載晶體管，然而，省略了柵電極的形成工序等，同時(shí)改變注入到TFT體內(nèi)的雜質(zhì)種類，也可以利用TFT作為負(fù)載電阻。這時(shí)，蝕刻阻擋層也可以用第1層的多晶硅層等的其它布線層形成。另外還可以是，將字線、地線，設(shè)置在TFT的上方那樣的構(gòu)成。
另外作為本實(shí)施例的存儲(chǔ)單元，除圖4所示的以外，還可用例如圖7(A)、(B)所示的各種各樣構(gòu)造的存儲(chǔ)單元。
現(xiàn)在說明圖7(A)。由有源區(qū)域207、207’及207”和由PLYA構(gòu)成的柵電極203、203’及204，形成驅(qū)動(dòng)晶體管Q1、Q2，和轉(zhuǎn)移晶體管Q3、Q4。接地電源，通過PLYB構(gòu)成的接地線209和接觸孔208、208’，供給Q1、Q2的源區(qū)域。接觸孔210、210’及210”是隱埋接觸孔，并用于形成存儲(chǔ)結(jié)點(diǎn)的有源區(qū)域和驅(qū)動(dòng)晶體管的柵電極的連接。接觸孔211、211’是位線接觸孔。
接著說明圖7(B)。由PLYC形成的柵電極213、213’和由PLYD形成的體216、216’，形成TFTQ5、Q6。PLYC為N型，PLYD則在溝道區(qū)域以外，被導(dǎo)入(摻入)P型雜質(zhì)。該選擇性摻雜所用的掩模，為注入數(shù)據(jù)掩模219及219’。接觸孔220、220’是連接PLYC構(gòu)成的TFT的柵電極213、213’和PLYA構(gòu)成的驅(qū)動(dòng)晶體管的柵電極203’、203的接觸孔。接觸孔215、215’是連接PLYC構(gòu)成的TFT的柵電極213’、213和PLYD構(gòu)成的TFT的體216、216’的接觸孔。
(4)制造方法接著，用圖8(A)～(D)和圖9(A)～(C)的工序斷面圖，說明有關(guān)實(shí)施例1的制造方法。
由于PLYB和PLYC間的絕緣層形成工序以后是本實(shí)施例的特征，所以省略到此為止的工序，而從接著的階段開始說明。
①首先，通過適當(dāng)LPCVD法， 形成厚度例如1000埃的PLYC(18)。這時(shí)，PLYC(18)為非摻雜的多晶硅層(參照圖8(A))。
②在存儲(chǔ)單元區(qū)域，像N型雜質(zhì)進(jìn)入那樣，用光刻技術(shù)，將所涂布的光刻膠膜進(jìn)行構(gòu)圖。并且以上述光刻膠膜作為掩模，通過適當(dāng)離子注入法，將N型雜質(zhì)注入到PLYC(18)中，形成導(dǎo)入了N型雜質(zhì)的區(qū)域18a。然后，除去離子注入時(shí)所用的光刻膠膜。接著，通過適當(dāng)光刻技術(shù)的抗蝕工藝，和以CCI4＋O2為蝕刻氣體的RIE法，進(jìn)行PLYC(18)的構(gòu)圖(參照圖8(B))。
③通過適當(dāng)CVD法，形成厚度例如300埃的SiO2構(gòu)成的絕緣層16。通過適當(dāng)光刻技術(shù)的抗蝕工藝，和以CHF3為蝕刻氣體的RIE法，進(jìn)行SiO2構(gòu)成的絕緣層的選擇性蝕刻，形成THLC(參照圖8(C))。
④通過適當(dāng)LPCVD法，形成厚度例如300埃的PLYD(14)。這時(shí)，PLYD(14)由非摻雜的多晶硅層或非晶硅層構(gòu)成(參照8(D))。
⑤通過適當(dāng)光刻技術(shù)的抗蝕工藝和離子注入法，將P型雜質(zhì)注入注入到TFT的源區(qū)域與漏區(qū)域和應(yīng)成為電源供給線的區(qū)域。作為注入時(shí)的條件，采用例如，在20KeV～40KeV下、1×1014～1×1015/cm2注入BF2+條件。
PLYD(14)中所注入的P型雜質(zhì)，經(jīng)后工序的熱處理，通過THLC部，擴(kuò)散到PLYC(18)中。因此，作為非摻雜區(qū)域的區(qū)域18b、18c之中，區(qū)域18c成為P型雜質(zhì)擴(kuò)散的區(qū)域(參照圖9(A))。
⑥通過適當(dāng)LPCVD法，形成厚度例如500埃的由SiO2構(gòu)成的絕緣層和形成厚度例如3000埃的BPSG構(gòu)成的絕緣層。還有，在圖9(B)、(C)中，這些絕緣層是作為整體表示為絕緣層12。接著，為了用回流法，使絕緣層12的BPSG膜平坦化，在N2氣氛中，800～900℃下，進(jìn)行約20分鐘熱處理。并且，通過光刻技術(shù)的抗蝕工藝，和為了造成錐形的濕式蝕刻法，而且，以CHF3作為蝕刻氣體，進(jìn)行絕緣層2的蝕刻，并形成CNT(參照圖9(B))。
⑦通過適當(dāng)濺射法，形成厚度例如為1μm的AL(10)，再用適當(dāng)常規(guī)的光刻技術(shù)和蝕刻法，將其形成圖案，而形成信號布線和電源線。還有AL(10)，可以用W膜和TiN膜來代替，濺射法也可以用CVD法來代替(參照圖9(C))。
在PLYC的非摻雜區(qū)域上形成THLC，由于進(jìn)行來自PLYD的P型雜質(zhì)的擴(kuò)散，所以能避免發(fā)生反向的寄生二極管，這就是本實(shí)施例的特征。
(實(shí)施例2)接著用圖10，說明有關(guān)本發(fā)明的實(shí)施例2。
在本實(shí)施例中，PLYD(314、第2布線層)，通過CNT，與制成電源線的AL(310、第1布線層)直接連接。在CNT(第1接觸孔)的形成區(qū)域中，使PLYD(314)下方的絕緣層320形成凹狀，自PLYD(314)的CNT形成區(qū)域的半導(dǎo)體襯底表面的高度，比該CNT形成區(qū)域以外的高度要低，這就是本實(shí)施例的特征。按照本實(shí)施例，由于能將從半導(dǎo)體襯底表面看來的PLYD(314)的高度降低，所以可使在絕緣層312的CNT形成區(qū)域的膜厚D3，比D4要厚，因而可有效地防止PLYD(314)的穿通。不會(huì)造成穿通的依據(jù)，在下述的制造方法的說明中，用數(shù)值作出說明。
另外本實(shí)施例的其它特征在于，為了連接PLYD(314)與PLYD下方的其它層，而采用接觸孔(例如THLC等)的形成工序，并形成上述的凹狀。這樣以來，既可形成凹狀，又不需添加新工序。特別是，按照本實(shí)施例，因?yàn)槔媒^緣層和上述其它層的蝕刻選擇性，所以很容易形成凹狀。
接著用圖11(A)～(D)和圖12(A)～(C)的工序斷面圖，說明有關(guān)實(shí)施例2的制造方法。利用THLC的形成工序，在PLYD的下方絕緣層內(nèi)形成凹狀，則是本實(shí)施例的關(guān)鍵點(diǎn)，本實(shí)施例的特征是，在PLYB與PLYC之間的絕緣層形成工序以后。因而，省略到此為止的各工序，從接著的步驟開始說明。
①首先，通過適當(dāng)LPCVD法，形成厚度例如為1000埃的PLYC(318)。這時(shí)，PLYC(318)由非摻雜的多晶硅構(gòu)成(參照圖11(A))。
②在PLYC(318)的整個(gè)面上導(dǎo)入N型雜質(zhì)，通過適當(dāng)光刻技術(shù)的抗蝕工藝和以CCI4＋O2作為蝕刻氣體的RIE法，進(jìn)行PLYC的構(gòu)圖(參照圖11(B))。
③通過適當(dāng)CVD法，形成厚度例如為300埃的由SiO2制成的絕緣層316(參照圖11(C))。
④通過適當(dāng)光刻技術(shù)的抗蝕工藝和以CHF3為蝕刻氣體的RIE法，進(jìn)行由SiO2制成的絕緣層的選擇性蝕刻，并形成凹狀(以下，稱為THLC2)。
在本實(shí)施例中，為了連接PLYD(314)與PLYD下方的層，例如PLYC(318)，采用接觸孔，例如THLC的形成工序來形成凹狀。如圖13所示，通過THLC的形成工序，在存儲(chǔ)區(qū)域形成THLC1。該THLC1是用于連接PLYD(314)與PLYC(318)的，它與圖4、圖5(A)～(C)所示的構(gòu)成存儲(chǔ)單元中的接觸孔115及115’相當(dāng)。
這時(shí)，在本實(shí)施例中，利用PLYC(318)與絕緣層(320)的蝕刻選擇性而形成凹狀。即，如圖13所示，在THLC1區(qū)域，形成PLYC(318)，而THLC2區(qū)域，則不形成PLYC。因此PLYC2的孔的深度變深，例如，SiO2的蝕刻速度為100埃/秒，蝕刻時(shí)間為15秒的條件下，在THLC2形成區(qū)域的蝕刻深度D1變?yōu)?500埃。在此蝕刻條件下，通常，Si與SiO2的蝕刻選擇比可達(dá)到約1∶10。從而，在PLYC(318)下存在THLC1形成區(qū)域，可防止產(chǎn)生PLYC(318)的穿通。在這里，將THLC1的蝕刻深度設(shè)為D1、PLYC(318)與絕緣層320的蝕刻比(Si與SiO2的蝕刻選擇比)設(shè)為1∶K及PLYC(318)的膜厚設(shè)為D2。這樣以來，在D1＜D2×K的范圍內(nèi)，一邊調(diào)整進(jìn)行干法蝕刻，一邊防止PLYC(318)的穿通，可得到任意深度的凹狀。
⑤通過適當(dāng)LPCVD法，形成厚度例如為300埃的PLYD(314)。這時(shí)，PLYD由不摻雜的多晶硅層或非晶硅層制成。通過適當(dāng)光刻技術(shù)的抗蝕工藝和離子注入法，將P型雜質(zhì)離子注入到TFT的源區(qū)域與漏區(qū)域，及應(yīng)成為電源供給線的區(qū)域。通過適當(dāng)光刻技術(shù)的抗蝕工藝和蝕刻氣體為CCI4＋O2的RIE法，進(jìn)行PLYD(314)的構(gòu)圖(參照圖12(A))。
⑥通過適當(dāng)LPCVD法，形成厚度例如為500埃的由SiO2制成的絕緣層和形成厚度例如為3000埃的BPSG制成的絕緣層。還在圖12(B)、(C)中，將兩種絕緣層作為整體，表示為絕緣層12。
接著使絕緣層312的BPSG膜回流平坦化，而進(jìn)行熱處理。因?yàn)樵贑NT形成區(qū)域形成凹狀的深孔，所以通過BPSG回流，使BPSG積存在凹狀的孔內(nèi)，因而絕緣層312比其它部分要厚。
在這里，如圖14(A)所示，當(dāng)THLC2(凹狀)的直徑設(shè)為L2、CNT形成區(qū)域以外區(qū)域的絕緣層312的膜厚設(shè)為γ1時(shí)，則L2在2×γ1以下是所希望的。由于L2設(shè)定為這種范圍，所以當(dāng)BPSG回流時(shí)，可以將BPSG充分積存在凹狀的孔內(nèi)。因此，可使CNT形成區(qū)域的絕緣層312的厚度γ2比γ1大，可以假設(shè)γ2＝γ1＋h(凹狀深度)。對于此，如圖14(B)所示，假定L2比2×γ1還大，則γ2比γ1要大，且比γ1＋h要小，就會(huì)產(chǎn)生如P所示的洼坑。另外如圖14(C)所示，如果L2進(jìn)一步變大，比2×γ1大得多，就成為γ2＝γ1啦。如后所述，在本實(shí)施例中，因?yàn)镃NT形成區(qū)域的絕緣層312的膜厚γ2較厚，所以可以防止PLYD的穿通。因此，有必要將γ2作成比γ1還要厚，為此，如圖14(A)所示，滿足L2≤2×γ1的條件是所希望的。
另外如圖10所示，CNT的直徑設(shè)為L1時(shí)，THLC2直徑(L2)＝CNT直徑(L1)＋2×對準(zhǔn)誤差(對準(zhǔn)誤差THLC2與CNT的對準(zhǔn)余量)的關(guān)系成立是所希望的。與此同時(shí)，因以設(shè)計(jì)規(guī)則上最小尺寸形成CNT直徑(L1)，故可把THLC2的直徑L2作成最小。因此，從圖14(A)～(C)的說明很清楚，可很容易使BPSG積存在凹狀孔內(nèi)，并確實(shí)能夠防止PLYD的穿通。
BPSG回流后，通過光刻技術(shù)的抗蝕工藝和造成錐形的濕式蝕刻法，而且，以CHF3為蝕刻氣體的RIE法，進(jìn)行絕緣層312的選擇性蝕刻，并形成CNT(參照圖12(B))。
⑦通過適當(dāng)濺射法，形成厚度例如為1μm的AL(310)，并以適當(dāng)常規(guī)光刻法和蝕刻技術(shù)將其制成圖案，并形成信號線和電源線(參照圖12(C))。
按照本實(shí)施例，從CNT形成區(qū)域的半導(dǎo)體襯底表面看PLYD(314)的高度較低，可防止形成CNT的蝕刻之時(shí)PLYD(314)的穿通。
例如如圖15(A)所示，可以認(rèn)為是，通過CNT的形成工序，在存儲(chǔ)單元區(qū)域，形成連接有源區(qū)域321與AL的接觸CNT2的情況。該CNT2與圖7和圖8所示的存儲(chǔ)單元的接觸孔211、211’(連接由AL制成的位線與轉(zhuǎn)移晶體管源區(qū)域的接觸孔)相當(dāng)。這時(shí)，可以考慮的是，多晶硅與SiO2的蝕刻選擇比為1∶10，SiO2的蝕刻速率為100埃/秒，AL-有源區(qū)域間的絕緣層膜厚為5500埃，AL-PLYD間的膜厚為3500埃的情況。為達(dá)到AL與有源區(qū)域321的真正接觸，對CNT2的形成區(qū)域，進(jìn)行了約30％的過蝕刻。這樣以來，蝕刻時(shí)間約為70秒。以圖15(A)的情況來說，這時(shí)，圖15(A)的情況下，在CNT的形成區(qū)域內(nèi)，穿通發(fā)生在PLYD(314)中，同時(shí)PLYD(314)下方的絕緣層316的厚度也被削減到約500埃。另一方面，按照本實(shí)施例，如圖15(B)所示，可將CNT形成區(qū)域的絕緣層厚度加厚到1500埃以上，如制成5000埃以上(THLC的蝕刻時(shí)間為15秒的情況)。因而，至少能余留約100埃PLYD(314)，可以防止穿通。
另外通過CNT的形成工序，即使形成連接AL與PLYC的接觸(例如圖4、圖5(A)～(C)的存儲(chǔ)單元接觸118、118’)時(shí)，按照本實(shí)施例，由于可將CNT形成區(qū)域的絕緣層加厚，所以能有效防止穿通。
還有，在本實(shí)施例中，利用THLC的形成工序，在PLYD里加上臺(tái)階，然而本發(fā)明不限于此。例如，在PLYC的淀積前的工序中，利用THLB或THLA工序，也可以實(shí)現(xiàn)同樣的構(gòu)造。
在所示的第背景技術(shù)：
例中，由于PLYD與AL成為側(cè)面接觸，所以存在接觸電阻非常離散的缺點(diǎn)。然而，按照本實(shí)施例，由于防止了PLYD與AL變?yōu)閭?cè)面接觸，所以如圖2所示，能降低接觸電阻及其離散，并能獲得良好的時(shí)間保存特性。
(實(shí)施例3)實(shí)施例3是有關(guān)實(shí)施例1與實(shí)施例2的結(jié)合，并將其工序斷面圖表示在圖16(A)～(E)與圖17(A)～(D)中。下面說明有關(guān)PLYB與PLYC之間的絕緣層420形成工序以后的制造方法。
①形成由SiO2制成的絕緣層420后，通過適當(dāng)光刻技術(shù)的抗蝕工藝和以CHF3為蝕刻氣體的RIE法，進(jìn)行絕緣層420的選擇性蝕刻并形成凹狀(以下，稱為THLB2)。在本實(shí)施例中，用連接PLYC(418)與PLYC下方的層的接觸孔，例如THLB的形成工序形成凹狀。這時(shí)，在本實(shí)施例中，利用下方層與絕緣層420的蝕刻選擇性形成凹狀(參照圖16(A))。
②通過適當(dāng)LPCVD法，形成厚度約1000埃的PLYC(418)。這時(shí)，PLYC(418)為不摻雜的多晶硅層。然后，象N型雜質(zhì)摻入的那樣，利用涂布到存儲(chǔ)單元區(qū)域的光刻膠膜，通過適當(dāng)離子注入法，形成導(dǎo)入N型雜質(zhì)的區(qū)域418a(參照圖16(B))。
③通過光刻技術(shù)的抗蝕工藝和以CCI4＋O2為蝕刻氣體的RIE法，進(jìn)行PLYC(418)的構(gòu)圖，并對區(qū)域418a與418b進(jìn)行布局圖分離(參照圖16(C))。
④通過適當(dāng)CVD法，形成厚度約為300埃的由SiO2制成的絕緣層416。并且，通過光刻技術(shù)的抗蝕工藝和以CHF3為蝕刻氣體的RIE法，進(jìn)行絕緣層416的選擇性蝕刻并形成THLC(參照圖16(D))。
⑤通過適當(dāng)LPCVD法，形成厚度約為300埃的PLYD(414)。這時(shí)，PLYD(414)是不摻雜多晶硅層或非晶硅層(參照圖17(A))。
⑥通過適當(dāng)光刻技術(shù)的抗蝕工藝和離子注入法，將P型雜質(zhì)離子注入TFT的源區(qū)域與漏區(qū)域、及應(yīng)成為電源供給線的區(qū)域。
PLYD(414)所注入的P型雜質(zhì)，用后工序的熱處理，通過THLC部，擴(kuò)散到PLYC(418)中。因此，區(qū)域418變成擴(kuò)散了P型雜質(zhì)的區(qū)域(參照圖17(B))。
⑦通過適當(dāng)LPCVD法，形成由500埃的SiO2、3000埃的BPSG構(gòu)成的絕緣層412。接著用回流法將絕緣層412的BPSG膜平坦化，為此在N2氣氛中，800C～900℃下，進(jìn)行約20分鐘熱處理。并且，通過光刻技術(shù)的抗蝕工藝和造成錐形的濕式蝕刻法，而且，以CHF3為蝕刻氣體的RIE法，進(jìn)行絕緣層412的蝕刻并形成CNT(參照圖17(C))。
⑧通過適當(dāng)濺射法，形成厚度例如約為1μm的AL(410)，并以適當(dāng)常規(guī)的光刻技術(shù)和蝕刻法將它制成圖案，形成信號線和電源線。
按照本實(shí)施例，從半導(dǎo)體襯底表面來看，由于CNT形成區(qū)域的PLYD(414)的高度變低，所以難以發(fā)生PLYD的穿通。而且假定，即使發(fā)生PLYD(414)的穿通，也由于PLYD下方設(shè)置了PLYC(418)制成的蝕刻阻擋層，仍能有效地防止AL穿通PLYC的下層。并且，PLYC(418)的區(qū)域418c變成了P型雜質(zhì)擴(kuò)散層。因而，可以從AL(410)，通過區(qū)域418c，向PLYD(414)供電，同時(shí)能夠防止發(fā)生反向寄生二極管。因而，可降低電源供給線路的阻抗，并且可提高存儲(chǔ)單元的數(shù)據(jù)保存等的特性。
還有，本發(fā)明不限于上述第1～第3實(shí)施例，在本發(fā)明的構(gòu)思范圍內(nèi)，各種各樣的實(shí)施改變都是可能的。
例如，上述實(shí)施例中所說明的存儲(chǔ)單元的構(gòu)造及其制造方法是表示其一例，而本發(fā)明不限于這些存儲(chǔ)單元構(gòu)造及其制造方法。另外，第1～第3布線層(AL、PLYD、PLYC)的材料也不限于上述實(shí)施例所說明的材料。另外，當(dāng)然導(dǎo)入第2、第3布線層的雜質(zhì)的極性(導(dǎo)電類型)也不限于上述實(shí)施例。
權(quán)利要求
1.一種包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置，包括第1布線層，上述第1布線層下方設(shè)置的薄膜第2布線層，連接上述第1、第2布線層的第1接觸孔，設(shè)置于上述第2布線層下方、并在上述第1接觸孔形成區(qū)域、用于防止穿通而成為蝕刻阻擋層的第3布線層，以及設(shè)置于上述第1接觸孔下方，并連接上述第2布線層與上述第3布線層的第2接觸孔；其特征在于，在上述第2布線層中導(dǎo)入第1導(dǎo)電型雜質(zhì)，由上述第3布線層形成的上述蝕刻阻擋層，至少在上述第1接觸孔形成區(qū)域?yàn)榉菗诫s區(qū)域。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述存儲(chǔ)單元是包括成為負(fù)載器件的1對薄膜晶體管和1對驅(qū)動(dòng)晶體管的靜態(tài)型存儲(chǔ)單元，上述第1布線層由金屬形成，同時(shí)成為電源線，上述第2布線層由第1多晶硅層形成，并成為上述薄膜晶體管的源、漏及溝道區(qū)域，同時(shí)成為到存儲(chǔ)單元的電源供給線，以及上述第3布線層由第2多晶硅層形成。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述第3布線層，在上述存儲(chǔ)單元區(qū)域，導(dǎo)入與上述第1導(dǎo)電型雜質(zhì)極性不同的第2導(dǎo)電型雜質(zhì)，同時(shí)成為上述薄膜晶體管的柵電極，以及該柵電極直接與上述驅(qū)動(dòng)晶體管的第2導(dǎo)電型的漏區(qū)域連接。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)的半導(dǎo)體存儲(chǔ)裝置，其特征是，用預(yù)定的熱處理工序，使導(dǎo)入上述第2布線層的上述第1導(dǎo)電型雜質(zhì)，向上述非摻雜的上述蝕刻阻擋層擴(kuò)散。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述熱處理工序兼用激活上述第1導(dǎo)電型雜質(zhì)的熱處理工序。
6.根據(jù)權(quán)利要求1至3中任一項(xiàng)的半導(dǎo)體存儲(chǔ)裝置，其特征是，在上述存儲(chǔ)單元區(qū)域，向上述第3布線層，導(dǎo)入與上述第1導(dǎo)電型雜質(zhì)極性不同的第2導(dǎo)電型雜質(zhì)。
7.根據(jù)權(quán)利要求6的半導(dǎo)體存儲(chǔ)裝置，其特征是，當(dāng)上述第3布線層的上述第2導(dǎo)電型雜質(zhì)導(dǎo)入?yún)^(qū)域與該第2導(dǎo)電型雜質(zhì)未導(dǎo)入而成為非摻雜區(qū)域的邊界，和上述第二接觸孔的該邊界側(cè)端之間的距離設(shè)為L3時(shí)，則L3為1.5μm以上。
8.根據(jù)權(quán)利要求1至3中任一項(xiàng)的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述第1、第2接觸孔的直徑設(shè)為L1、L2，第1接觸孔與第2接觸孔的對準(zhǔn)余量設(shè)為L4時(shí)，則L2比(L1＋2×L4)還要大。
9.根據(jù)權(quán)利要求1至3中任一項(xiàng)的半導(dǎo)體存儲(chǔ)裝置，其特征是，至少在上述第1接觸孔的形成區(qū)域，將上述第2布線層下方的絕緣層形成凹狀，從上述第2布線層的該第1接觸孔形成區(qū)域的半導(dǎo)體襯底表面的高度，比該第1接觸孔形成區(qū)域以外區(qū)域的高度還要低。
10.一種包括多個(gè)大概存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置，包括第1布線層，上述第1布線層下方設(shè)置的薄膜第2布線層，連接上述第1、第2布線層的第1接觸孔，其特征在于，至少在上述第1接觸孔的形成區(qū)域，將上述第2布線層下方的絕緣層形成凹狀，從上述第2布線層的該第1接觸孔形成區(qū)域的半導(dǎo)體襯底表面的高度，比該第1接觸孔形成區(qū)域以外區(qū)域的高度還要低。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述存儲(chǔ)單元是包括成為負(fù)載器件的1對薄膜晶體管和1對驅(qū)動(dòng)晶體管的靜態(tài)型存儲(chǔ)單元，上述第1布線層由金屬形成，同時(shí)成為電源線，上述第2布線層由第1多晶硅層形成，并成為上述薄膜晶體管的源、漏及溝道區(qū)域，同時(shí)成為到存儲(chǔ)單元的電源供給線，以及上述第3布線層由第2多晶硅層形成。
12.根據(jù)權(quán)利要求10或11的半導(dǎo)體存儲(chǔ)裝置，其特征是，利用連接上述第2布線層與該第2布線層下方的另一層的第2接觸孔的形成工序，形成上述凹狀。
13.根據(jù)權(quán)利要求12的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述凹狀的蝕刻深度設(shè)為D1，在第2布線層下方的上述另一層與在第2布線層下方的上述絕緣層的蝕刻選擇比設(shè)為1∶K，該另一層的膜厚設(shè)為D2時(shí)，則D1比D2×K還要小。
14.根據(jù)權(quán)利要求12的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述第1接觸孔、上述凹狀的直徑設(shè)為L1、L2，上述第1接觸孔與上述第2接觸孔的對準(zhǔn)余量設(shè)為L4時(shí)，則L1與(L2-2×L4)大約相同。
15.根據(jù)權(quán)利要求10或11的半導(dǎo)體存儲(chǔ)裝置，其特征是，上述凹狀的直徑設(shè)為L2，上述第1布線層與上述第2布線層之間的絕緣層的上述第1接觸孔形成區(qū)域以外區(qū)域的厚度設(shè)為γ1時(shí)，則L2為2×γ1以下。
16.一種包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置的制造方法，包括形成第3布線層的工序，所述向第3布線層，導(dǎo)入第2導(dǎo)電型雜質(zhì)的工序，形成介于上述第3布線層與該第3布線層上方的第2布線層之間的第2絕緣層的工序，形成用于連接上述第2、第3布線層的第2接觸孔的工序，形成薄膜的第2布線層的工序，向上述第2布線層，導(dǎo)入與上述第2導(dǎo)電型雜質(zhì)不同極性的第1導(dǎo)電型雜質(zhì)的工序，形成介于上述第2布線層與該第2布線層上方的第1布線層之間的第1絕緣層的工序，在上述第2接觸孔上方，形成用于連接上述第1、第2布線層的第1接觸孔的1序，以及形成第1布線層的工序，其特征是，至少在該第1接觸孔形成區(qū)域，使以上述第3布線層形成的防止穿通的蝕刻阻擋層，選擇性地成為不摻雜區(qū)域。
17.根據(jù)權(quán)利要求16的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，上述存儲(chǔ)單元是包括成為負(fù)載器件的1對薄膜晶體管和1對驅(qū)動(dòng)晶體管的靜態(tài)型存儲(chǔ)單元，上述第1布線層由金屬形成，同時(shí)成為電源線，上述第2布線層由第1多晶硅層形成，并成為上述薄膜晶體管的源、漏及溝道區(qū)域，同時(shí)成為到存儲(chǔ)單元的電源供給線，以及上述第3布線層由第2多晶硅層形成。
18.根據(jù)權(quán)利要求16或17的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，形成上述第1絕緣層的工序之后，包括進(jìn)行將第1絕緣層平坦化，同時(shí)使已導(dǎo)入上述第2布線層的上述第1導(dǎo)電型雜質(zhì)擴(kuò)散到不摻雜的上述蝕刻阻擋層的熱處理工序。
19.根據(jù)權(quán)利要求18的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，上述熱處理工序兼用激活上述第1導(dǎo)電型雜質(zhì)的熱處理工序。
20.根據(jù)權(quán)利要求16或17的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，利用上述第2接觸孔的形成工序，至少在上述第1接觸孔的形成區(qū)域，將上述第2布線層下方的絕緣層形成為凹狀，從上述第2布線層的該第1接觸孔形成區(qū)域的半導(dǎo)體襯底表面的高度，成為比該第1接觸孔形成區(qū)域以外區(qū)域的高度還要低。
21.一種包括多個(gè)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)裝置的制造方法，包括形成第3布線層的工序，形成介于上述第3布線層與該第3布線層上方的第2布線層之間的第2絕緣層的工序，形成用于連接上述第2布線層與第2布線層下方的另一層的第2接觸孔的工序，形成薄膜的第2布線層的工序，形成介于上述第2布線層與該第2布線層上方的第1布線層之間的第1絕緣層的工序，形成用于連接上述第1、第2布線層的第1接觸孔的工序，形成第1布線層的工序，其特征是利用上述第2接觸孔形成工序，至少在該第1接觸孔形成區(qū)域，將上述第2布線層下方的絕緣層形成為凹狀，從上述第2布線層的該第1接觸孔形成區(qū)域的半導(dǎo)體襯底表面的高度，成為比該第1接觸孔形成區(qū)域以外區(qū)域的高度還要低。
22.根據(jù)權(quán)利要求21的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，上述存儲(chǔ)單元是包括成為負(fù)載器件的1對薄膜晶體管和1對驅(qū)動(dòng)晶體管的靜態(tài)型存儲(chǔ)單元，上述第1布線層由金屬形成，同時(shí)成為電源線，上述第2布線層由第1多晶硅層形成，并成為上述薄膜晶體管的源、漏及溝道區(qū)域，同時(shí)成為到存儲(chǔ)單元的電源供給線，以及上述第3布線層由第2多晶硅層形成。
23.根據(jù)權(quán)利要求21或22的半導(dǎo)體存儲(chǔ)裝置的制造方法，其特征是，上述凹狀的蝕刻深度設(shè)為D1，在第2布線層下方的上述另一層與在第2布線層下方的上述絕緣層的蝕刻選擇比設(shè)為1∶K，該另一層的膜厚設(shè)為D2時(shí)，則D1比D2×K還要小。
全文摘要
本發(fā)明包括AL(10)、薄膜的PLYD(14)、連接AL與PLYD的CNT、在CNT區(qū)域的成為防止穿通用的蝕刻阻擋層的PLYD(18)、及連接PLYC與PLYD的THLC。將P型雜質(zhì)導(dǎo)入PLYD里，并且使CNT區(qū)域的PLYC成為非摻雜區(qū)域。通過熱處理工序，將PLYD的P型雜質(zhì)再擴(kuò)散到PLYC。使存儲(chǔ)單元區(qū)域的PLYC變成了N型。在CNT0區(qū)域，將絕緣層(20)形成為凹狀，使CNT區(qū)域的PLYD高度較低是所希望的。
文檔編號H01L21/8244GK1150865SQ96190348
公開日1997年5月28日 申請日期1996年4月17日 優(yōu)先權(quán)日1995年4月17日
發(fā)明者唐澤純一, 渡邊邦雄 申請人:精工愛普生株式會(huì)社