專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，特別地，涉及通過在行列狀地配置了動態(tài)型存儲單元的單元陣列的兩側(cè)配備讀出放大器而削減了圖形面積這樣構(gòu)造的動態(tài)型半導(dǎo)體存儲裝置。
直至今日，在動態(tài)型半導(dǎo)體存儲裝置(以下簡稱為DRAM)方面，仍不斷進(jìn)行削減圖形面積的努力。眾所周知，在DRAM中，通過做成共用讀出放大器構(gòu)造，能夠大幅度削減圖形面積。圖8中示出共用讀出放大器構(gòu)造的DRAM中存儲單元部分的大概情形。在具有被平行配設(shè)的位線對的存儲單元陣列Cell Array的左右兩端配置有2個讀出放大器列S/A Array而把該存儲單元陣列Cell Array夾在中間。位線對每隔一對地連接到左右的讀出放大器S/A Array的讀出放大器電路S/A上。從而，分別在右側(cè)的讀出放大器列上配設(shè)有位線對條數(shù)一半數(shù)目的讀出放大器，在左側(cè)的讀出放大器列上也配設(shè)有同樣數(shù)目的讀出放大器。讀出放大器電路上分別在其右側(cè)和左側(cè)延續(xù)著位線對，與未畫出的相鄰存儲單元陣列的位線對連接。應(yīng)用后述的選擇電路，在動作過程中，讀出放大器電路上連接右側(cè)或左側(cè)中的任何一個位線對。例如，在激活特定的存儲單元陣列Cell Array時，即進(jìn)行讀出、寫入、更新動作時，位于該存儲單元陣列左右兩端的2個讀出放大器列S/A Array動作，進(jìn)行存儲單元數(shù)據(jù)的放大。
圖9中示出圖8中簡略示出的讀出放大器電路S/A的詳細(xì)構(gòu)造。該讀出放大器電路S/A能夠區(qū)分左端均衡部分、左端選擇部分、列選門部分、讀出放大器部分、右端選擇部分、右端均衡部分。左端均衡部分由N溝MOS晶體管Q1、Q2及Q3構(gòu)成，在信號φEQL的控制下，把左端位線對BL1、BL1均衡到由VBL供給的1/2Vcc(Vcc是內(nèi)部電源電位)。左側(cè)選擇部分由N溝MOS晶體管Q4及Q5構(gòu)成，在信號φL的控制下，把列選門部分及讀出放大器部分與左端位線對BL1、BL1相連。列選門部分由N溝MOS晶體管Q6和Q7構(gòu)成，在列選線CSL的控制下，選擇連接位線對和數(shù)據(jù)線對DQ、DQ。讀出放大器部分由N溝M0S晶體管Q8～Q11以及P溝MOS晶體管Q12、Q13構(gòu)成，在N溝讀出放大器控制線SAN從1/2Vcc降為OV的時刻，位線對中低電位的一方被拉向“L”。接著，通過P溝讀出放大器控制線SAP從1/2Vcc上升到Vcc，使P溝讀出放大器動作。這里，位線對的“H”側(cè)就成為更“H”，讀出了位線對的微小電位差。特別地，有關(guān)由列選線所選列的位線對借助于MOS晶體管Q10而形成高速的放大動作。右端選擇部分由N溝MOS晶體管Q14及Q15構(gòu)成，在信號φR的控制下，把列選門部分及讀出放大器部分與右端的位線對BL1’、BL1’相連。右端均衡部分由N溝MOS晶體管Q16、Q17及Q18構(gòu)成，在信號φEQR的控制下，把右端位線對BL1’、BL1’均衡為由VBL供給的1/2Vcc。
以上，用圖8、圖9說明了共用讀出放大器構(gòu)造的DRAM的核心部分。通過采用這樣的構(gòu)成，能夠以位線對間隔的二倍間隔配置讀出放大器，由于圖形配置容易，因而還有助于削減芯片面積，同時，由于由相鄰的存儲單元陣列共用同一個讀出放大器列，因此，與在每個存儲單元陣列都專設(shè)讀出放大器列的情況相比較，能夠把讀出放大器區(qū)域減半。這也有助于削減芯片面積。
然而，在以上所說明的現(xiàn)有技術(shù)的共用讀出放大器構(gòu)造的DRAM中存在以下所示的間題。即，在用多晶硅布線和擴散層布線形成用于均衡電路的φEQL、φEQR和VBL等的情況下，將使電阻過大，動作安全系數(shù)下降，由此成為誤動作的原因。但是，如上述，取在一側(cè)每2個位線對配置讀出放大器的最大充填構(gòu)造時，配設(shè)由低阻金屬布線層構(gòu)成的φEQL、φEQR、VBL等的旁路布線層是非常困難的。這是因為在取上述的最大充填構(gòu)造時，確保獲取金屬布線層和高阻布線層(多晶硅布線或擴散層布線)的接觸區(qū)域很困難。
如以上所說明的那樣，在現(xiàn)有技術(shù)的共用讀出放大器構(gòu)造的DRAM中，由于位線配置為最大充填構(gòu)造，故均衡信號線等難于進(jìn)行和上層金屬布線層的接觸，達(dá)到低阻化很困難。即，為了實現(xiàn)低阻化，就需要加大位線間隔而犧牲芯片面積。
本發(fā)明的目的在于提供去除了上述缺欠、不破壞最大充填構(gòu)造的位線配置而實現(xiàn)了均衡信號線等的低阻化的動態(tài)型半導(dǎo)體存儲裝置。
為達(dá)到上述目的，本發(fā)明中提供這樣的動態(tài)型半導(dǎo)體存儲裝置，該裝置的特征是具備包括被順序平行配設(shè)的、分別連接動態(tài)型存儲器的第1、第2、第3及第4位線對的單元陣列；包括與單元陣列的一端相鄰接而配置、分別含有位線均衡電路并分別連接第1位線對及第2位線對的第1及第2讀出放大器電路；包括與單元陣列的另一端相鄰接而配置、分別含有位線均衡電路并分別連接第3位線對及第4位線對的第3及第4讀出放大器電路；并且，在第1及第2位線對的另一端一側(cè)以及第3及第4位線對的一端一側(cè)形成的區(qū)域，使第1信號線和第2信號線相連。
另外，還提供如下特征的動態(tài)型半導(dǎo)體存儲裝置在上述結(jié)構(gòu)的基礎(chǔ)上，第1信號線及第2信號線都是均衡電路控制信號線，第1信號線是低阻金屬布線，第2信號線是在均衡電路內(nèi)作為MOS晶體管的柵極端子而使用的多晶硅布線。
還有，提供如下特征的動態(tài)型半導(dǎo)體存儲裝置第1信號線及第2信號線都是中間電位供給線，第1信號線是低阻金屬布線，第2信號線是均衡電路內(nèi)作為MOS晶體管的漏極端子而使用的擴散層布線。
若使用本發(fā)明提供的手段，則由于能夠在第1及第2位線對和與其相對置的讀出放大器之間空出一定的間隔，故能夠確保信號線之間的連接區(qū)域。另外，同樣地，能夠在第3及第4位線對和與其相對置的讀出放大器之間空出一定的間隔。但是，和現(xiàn)有技術(shù)的共用讀出放大器構(gòu)造一樣，位線配置并不破壞最大充填構(gòu)造。其結(jié)果，能夠不增大芯片面積而謀求均衡信號線等的低阻化。
圖1是示出本發(fā)明實施例的平面圖。
圖2是詳細(xì)地示出本發(fā)明實施例的平面圖。
圖3是更詳細(xì)地示出本發(fā)明實施例的平面圖。
圖4是示出本發(fā)明的讀出放大器電路詳細(xì)情形的電路構(gòu)造圖。
圖5是示出本發(fā)明的間隙部分周圍的圖形的平面圖。
圖6是表示本發(fā)明的間隙部分周圍的圖形的另一個平面圖。
圖7是把本發(fā)明的變形例和實施例相比較而示出的平面圖。
圖8是示出現(xiàn)有技術(shù)列的動態(tài)型半導(dǎo)體存儲裝置核心部分的平面圖。
圖9是示出現(xiàn)有技術(shù)例的讀出放大器電路詳細(xì)情形的電路結(jié)構(gòu)圖。
實施例下面，參照


本發(fā)明的實施例。
圖1中示出了本發(fā)明的DRAM的大致結(jié)構(gòu)圖，假設(shè)總存儲容量為64M位的DRAM。半導(dǎo)體芯片9上配置著核心存儲塊CB0、CB1、CB2、CB3，每個核心存儲塊由16M位的存儲單元及其附屬的讀出放大器、譯碼器等核心部分的周邊電路構(gòu)成。CB0和CB1之間以及CB2和CB3之間分別配置著產(chǎn)生字線的升壓電壓Vpp的Vpp發(fā)生電路Vpp Pump。各核心存儲塊CB的數(shù)據(jù)輸出部分分別配置著數(shù)據(jù)多路轉(zhuǎn)換器電路MUX及數(shù)據(jù)緩沖電路DIB。另外，在各核心存儲塊塊的近傍，分別配置著保持列冗余電路的置換數(shù)據(jù)的熔斷絲陣列CFUSE。分別在CB0和CB1之間配置著產(chǎn)生1/2Vcc等中間電位的參考電位的參考電位發(fā)生電路VREF，在CB2和CB3之間配置著產(chǎn)生進(jìn)行電源投入時芯片內(nèi)部初始化的初始化信號的上電復(fù)位電路PWRON。CB0和CB2之間順序配置著基極電位發(fā)生電路SSB、數(shù)據(jù)輸入輸出緩沖I/O緩沖器及焊盤(Pad)、根據(jù)數(shù)據(jù)輸出幅度選擇焊盤器的I/O數(shù)據(jù)多路轉(zhuǎn)換器電路XIMUX、CB1和CB3之間順序配置著自刷新控制電路Self refresh，地址緩沖器Address buffer、行系統(tǒng)控制電路RAS Series、數(shù)據(jù)控制電路DC。此外，在芯片9的中心部分還分別配置著列局部譯碼電路CPD、地址轉(zhuǎn)移檢測電路ATD、行局部譯碼電路RPD、列地址開關(guān)電路ASD。
接著，在圖2中示出16M芯塊CB的構(gòu)造。多個交互地配置32個存儲單元陣列Cell Array和33個讀出放大器列(核心部分周邊電路)S/A Array。構(gòu)成存儲單元塊，在其一端配置著列譯碼電路C/D。沿列方向配列多條列選線CSL，由列譯碼電路C/D選擇驅(qū)動，列選線CSL把選擇信號供給屬于同一列的各行的讀出放大器列S/AArray S/A。更詳細(xì)地講，列選線被用于讀出放大器電路的部分激活以及列選門電路的驅(qū)動。存儲單元塊為上下兩組，構(gòu)成16M核心存儲塊CB，二者之間分別配置著與各存儲單元陣列對應(yīng)的行譯碼電路(由內(nèi)部行地址信號選擇性地驅(qū)動字線WL)R/D、行譯碼電路的驅(qū)動信號供給電路WDRV以及保持行冗余電路置換數(shù)據(jù)的RFUS-E，另外，還分別配置著數(shù)據(jù)線放大電路DQB、塊控制電路BC等。此外，核心存儲塊CB的周邊部分上還分別配置著與各芯部的周邊電路相對應(yīng)的P溝型讀出放大器驅(qū)動電路PSAD。
圖3中示出被2個讀出放大器列S/A Array所夾的存儲單元陣列Cell Array的構(gòu)造。采取在各讀出放大器電路S/A上分別連接2對位線對BL、BL以及BL’、BL’的共用讀出放大器構(gòu)造，如圖3所示，在每2個讀出放大器結(jié)為一組的基礎(chǔ)上通過采用鋸齒狀排列千島狀地配列而構(gòu)成存儲單元陣列。若詳細(xì)地說明，則從位線對看去的讀出放大器的位置，若根據(jù)現(xiàn)有技術(shù)例中已說明過的例子，為右、左、右、左、右、左……，而若根據(jù)本實施例，則為右、右、左、左、右、右、左、左……。其結(jié)果，在2條位線對例如BL0、BL0以及BL1、BL1和讀出放大器列S/A Array之間分別形成固定的間隙8。各位線上連接由晶體管及電容器構(gòu)成的未畫出的動態(tài)型存儲單元。存儲單元MC中，屬于同一列的連接著同一位線對，屬于同一行的連接著同一字線。字線如上述由行譯碼電路R/D選擇驅(qū)動。行譯碼電路至少包括由P溝型晶體管把字線充電至“H”電平的字線驅(qū)動電路，作為其驅(qū)動使用驅(qū)動信號供給電路WDRV，作為其電源使用產(chǎn)生升壓電位Vpp的Vpp發(fā)生電路Vpp Pump。
接著，圖4中示出了圖3中的讀出放大器電路S/A的詳細(xì)情形。該讀出放大器電路的許多部分與現(xiàn)有技術(shù)例中說明過的讀出放大器一致。讀出放大器電路S/A能夠區(qū)分為左側(cè)均衡部分、左側(cè)選擇部分、列選門部分、讀出放大器部分、右側(cè)選擇部分、右側(cè)均衡部分。左側(cè)均衡部分由N溝MOS晶體管Q1、Q2及Q3構(gòu)成，在信號SφEQL的控制下，把左側(cè)位線對BL1、BL1均衡為由SVBL供給的1/2Vcc。信號SφEQL布線由多晶硅布線構(gòu)成，如后所述，與MOS晶體管Q1、Q2及Q3的柵極電極共用，雖能夠微細(xì)化但卻是比較高的電阻。另外，SVBL布線由擴散層布線構(gòu)成，如后所述，和MOS晶體管Q1及Q2的漏極電極共用，雖能夠微細(xì)化但仍是比較高的電阻。為補償這些高阻布線，作為并聯(lián)通路線，把由金屬布線層構(gòu)成的φEQL、VBL布線和SφEQL、SVBL布線平行配置，在間隙8的區(qū)域形成二者的接觸(即分路)。左側(cè)選擇部分由N溝MOS晶體管Q4及Q5構(gòu)成，在信號φL的控制下，連接列選門部分以及讀出放大器部分和左側(cè)位線對BL1、BL1。列選門部分由N溝MOS晶體管Q6及Q7構(gòu)成，在列選線CSL的控制下，選擇連接位線對和數(shù)據(jù)線對DQ、DQ。讀出放大器部分由N溝MOS晶體管Q8～Q11以及P溝MOS晶體管Q12、Q13構(gòu)成，在N溝讀出放大器控制線SAN從1/2Vcc下降到OV的時刻把位線對中“L”一側(cè)的線向OV方向讀出，接著，在P溝讀出放大器控制線SAP從1/2Vcc上升到Vcc的時刻，把位線對的“H”一側(cè)向Vcc方向讀出。特別是對被列選線CSC所選列的位線對由MOS晶體管Q10使之進(jìn)行高速放大動作。右側(cè)選擇部分發(fā)由N溝MOS晶體管Q10及Q15構(gòu)成，在信號φR的控制下，連接列選門部分以及讀出放大器部分和右側(cè)位線對BL1’、BL1’。右側(cè)均衡部分由N溝MOS晶體管Q16、Q17及Q18構(gòu)成，在信號SφEQR的控制下，把右制位線對BL1’、BL1’均衡為由SVBL供給的1/2Vcc。信號SφEQR布線由多晶硅布線構(gòu)成，如后所述，和MOS晶體管Q16、Q17及Q18的柵極電極共用，雖能夠微細(xì)化但為比較高的電阻。另外，SVBL布線如上所述，由擴散層布線構(gòu)成，和MOS晶體管Q17及Q18的漏極電極共用，雖能夠微細(xì)化但仍是比較高的電阻。為補償這些高阻布線，作為并聯(lián)線，與SφEQR、SVBL布線平行地配置由金屬布線層構(gòu)成的φEQR、VBL布線在間隙8的區(qū)域使得二者的接觸(即分路)。
圖5中示出了間隙8及其周邊的圖形。與位線對BL2、BL2和位線對BL3、BL3的頂部相鄰接并由2對位線對BL1、BL1和BL4、BL4以及讀出放大器列內(nèi)的均衡電路(MOS晶體管Q1、Q2、Q3等)所包圍區(qū)域的間隙8內(nèi)，形成需要比較大的區(qū)域的金屬布線和多晶硅布線的接觸區(qū)部分7。該接觸部分7中，連接有由0.7μm寬的低阻金屬(鋁或鎢)布線層構(gòu)成的φEQL布配線和由0.35μm寬的較高電阻的多晶硅布線層構(gòu)成的SφEQL布線。由多晶硅布線層構(gòu)成的SφEQL布線和MOS晶體管Q1、Q2及Q3的柵極電極共用，把存儲單元陣列。縱貫起來，此外，斜線部分是擴散層。接觸區(qū)域7沒有必要設(shè)在每個間隙8中，可以隔一個間隙8設(shè)1個。這種情況下，對于空出來的間隙8用于后述的VBL的分路。
圖6中示出了間隙8和另一個部位及其周邊的圖形。在與位線對BL6、BL6以及BL7、BL7的端部相鄰接并由2對位線對BL5、BL5和BL8、BL8以及讀出放大器列內(nèi)的均衡電路(MOS晶體管Q1、Q2、Q3等)所圍區(qū)域的間隙8內(nèi)，形成了仍需要比較大區(qū)域的金屬布線和擴散層區(qū)域的接觸部分6(當(dāng)然，也可以從擴散層區(qū)域一次向多晶硅層引出電極，并把該多晶硅層和金屬布線層過起來。這種情況和用圖4所說明過的情況相同)。在該接觸部分6中，連接有由0.7μm寬的低阻金屬布線層構(gòu)成的VBL布線和由0.35μm寬的較高電阻的擴散層布線構(gòu)成的SVBL布線。由擴散層構(gòu)成的SVBL和MOS晶體管Q1及Q2的漏極電極共用，把存儲單元陣列縱貫起來。此外，斜線部分是擴散層。
以上用圖5、6示出了間隙8中分路的狀況。當(dāng)然，也可以用作為其它配線的分路部分，但如果是共同讀出放大器構(gòu)造，則由于均衡電路位于讀出放大器電路S/A的兩端，故上述構(gòu)造非常適宜。
這樣，如果使用本發(fā)明的位線、讀出放大器配置，則由于位線對、讀出放大器之間空出固定的間隙，故能夠確保信號線之間的連接區(qū)域。而且，和現(xiàn)有技術(shù)的共用讀出放大器構(gòu)造相同，位線配置不破壞最大充填構(gòu)造(即，可以每2個位線對配置1個讀出放大器)。其結(jié)果，能夠不增大芯片面積而實現(xiàn)均衡信號線等的低組化。
接著，參照圖7說明上述實施例的變形例。圖7(a)大致地示出了上述實施例的位線、讀出放大器配置。圖7(b)是該變形例。若家用該變形例，則和實施例相同，采取在各讀出放大器電路S/A上左右地分別連接2對位線對的共用讀出放大器構(gòu)造，但與實施例不同在把每4個讀出放大器為一組的基礎(chǔ)上通過，通過采用鋸齒狀排列的辦法構(gòu)成存儲單元陣列。若詳細(xì)地說明，則從位線對看去，讀出放大器的位置，如果根據(jù)前面實施例中說明過的例子為右、右、左、左、右、右……，而如果根據(jù)變形例，則為右、右、右、右、左、左、左、左、右、右、右、右……。其結(jié)果，在4個位線對和讀出放大器列之間分別形成一定的間隙。在變形例中所形成的間隙與上述實施例相比較面積較大。其結(jié)果，在得到信號線之間的接觸(分路)之際，對于多晶硅間隔的微細(xì)化已發(fā)展到256M位DRAM等一代芯片方面是很有利的。也可從圖7(b)再前進(jìn)一步考慮每8個位線對為一組的例子。
此外，不言而喻，在不背離本發(fā)明宗旨的范圍內(nèi)可以有種種變更。
如以上所說明的那樣，應(yīng)用本發(fā)明，可以提供不破壞最大充填構(gòu)造的位線配置而實現(xiàn)了均衡信號線等低阻化的動態(tài)型半導(dǎo)體存儲裝置。
權(quán)利要求
1.一種半導(dǎo)體存儲裝置，特征在于該裝置具有包括2N個(N≥2)配置在列中的位線對的單元陣列，其中，每個位線對都與多個動態(tài)型存儲器相連接；具備N個位于單元陣列一側(cè)排列為第1行的第1讀出放大器的第1讀出放大器陣列，其中，每個讀出放大器電路連接N個位線對；具備N個位于單元陣列的另一側(cè)排列為第2行的第2讀出放大器的第2讀出放大器陣列，其中，每個讀出放大器電路連接另外N個位線對；其中，位線對由各M條(M≥2)位線分配到第1和第2讀出放大器電路。
2.權(quán)利要求1中記述的半導(dǎo)體存儲裝置，特征在于該裝置還進(jìn)而具有位于M個位線對和第1或第2讀出放大器陣列之間的區(qū)域，在該區(qū)域第1信號線和第2信號線被分路。
3.權(quán)利要求2中記述的半導(dǎo)體存儲裝置，特征在于其中，每個讀出放大器電路都包括一個具有第1、第2和第3MOS晶體管的均衡電路，均衡電路用一個中間電位，均衡相對應(yīng)的位線對，第1信號線是用于控制第1、第2及第3MOS晶體管的布線并且和門電路構(gòu)成一個整體，而第2信號線是旁路布線，用于把控制信號供給第1信號線。
4.權(quán)利要求3中記述的半導(dǎo)體存儲裝置，特征在于其中，第1信號線由多晶硅層構(gòu)成，第2信號線由金屬布線構(gòu)成。
5.權(quán)利要求2中記述的半導(dǎo)體存儲裝置，特征在于其中，每個讀出放大器電路電話1個均衡電路，用于把相應(yīng)的位線對均衡為具有中間電位，第1信號線是用于把中間電位提供給均衡電路的布線，第2信號線是用于把中間電位供給第1信號線的旁路布線。
6.權(quán)利要求5中記述的半導(dǎo)體存儲裝置，特征在于其中，第1信號線由雜質(zhì)擴散布線構(gòu)成，第2信號線由金屬布線構(gòu)成。
7.權(quán)利要求1中記述的半導(dǎo)體存儲裝置，特征在于其中，M為2。
8.權(quán)利要求1中記述的半導(dǎo)體存儲裝置，特征在于其中，M為4。
9.權(quán)利要求1中記述的半導(dǎo)體存儲裝置，特征在于位線對在接近相應(yīng)讀出放大器電路末端的位置凹進(jìn)以對下述區(qū)域形成一個空間，在這個區(qū)域中，第1信號線和一條第2信號線被分路并隔一個固定的間隔配置讀出放大器。
全文摘要
本發(fā)明動態(tài)型半導(dǎo)體存儲裝置具有平行配設(shè)的、包括第1、第2、第3及第4位線對的單元陣列，與單元陣列一側(cè)相鄰配置的，分別連接到第1位線對及第2位線對的第1及第2讀出放大器電路，與單元陣列另一側(cè)相鄰配置、且分別連接到第3位線對及第4位線對的第3及第4讀出放大器電路。在形成于第1及第2位線對的另一端一側(cè)以及第3及第4位線對一端一側(cè)的區(qū)域中第1信號線和第2信號線相連接。本發(fā)明的動態(tài)型半導(dǎo)體存儲裝置可以不破壞最大充填構(gòu)造的位線配置而實現(xiàn)均衡信號線等的低阻化。
文檔編號H01L21/8242GK1134022SQ95120910
公開日1996年10月23日 申請日期1995年12月15日 優(yōu)先權(quán)日1994年12月16日
發(fā)明者竹中博幸 申請人:株式會社東芝