專利名稱:集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及包含亞層布線(sub-level wiring)和/或器件的集成電路(IC)及其制造方法。更具體地，本發(fā)明涉及包含位于兩相鄰線層(line level)之間的至少一個通孔層中的布線和/或器件的IC。
背景技術(shù)：
集成電路(IC)設(shè)計一般包含多層布線和/或器件，其通過層間電介質(zhì)(ILD)被彼此分開并由其間的多個金屬通孔互連。布線和/或器件所在的層一般稱為“線層(line level)”，而金屬通孔所在的層一般稱為“通孔層(via level)”。
隨著IC芯片規(guī)模迅速地攀升，在線層中的布線和/或器件的密度顯著增大，并逐漸達到最優(yōu)器件性能所允許的最大密度。
仍需要進一步縮小IC芯片的尺寸而不負面地影響器件性能。

發(fā)明內(nèi)容本發(fā)明的一方面涉及集成電路(IC)器件，其包括包含金屬布線、電子器件或二者的組合的第一線層；與所述第一線層隔開的包含金屬布線、電子器件或二者的組合的第二線層；以及所述第一線層和所述第二線層之間的通孔層，其中，所述通孔層包含至少一個穿過該通孔層將所述第一線層和所述第二線層電連接的金屬通孔，且所述通孔層還包含金屬布線、電子器件或二者的組合。
本發(fā)明的另一方面涉及單片電容器，其包括包含線寬度范圍在大約3微米到大約5微米的金屬布線的第一線層；與所述第一線層隔開的包含線寬度范圍在大約0.3微米到大約0.5微米的金屬布線的第二線層；以及所述第一和第二線層之間的通孔層，其中，所述通孔層包含線寬度范圍在大約0.3微米到大約0.5微米的金屬布線。
本發(fā)明的另一方面涉及形成IC器件的方法，其包括在第一層間電介質(zhì)(ILD)層中形成下線層，其中所述下線層包含金屬布線、電子器件或二者的組合；在所述第一ILD層上淀積第二層間ILD層；在所述第二層間ILD層中形成金屬布線、電子器件或二者的組合；在所述第二ILD層上淀積第三層間ILD層；在所述第三ILD層中形成上線層，其中所述上線層包含金屬布線、電子器件或二者的組合，其中所述第二ILD層形成其中含金屬布線、電子器件或二者的組合的通孔層，并且其中至少一個金屬通孔延伸穿過所述通孔層以電連接所述上線層和下線層。
本發(fā)明的其它方面、特征和優(yōu)點通過隨后的說明和所附權(quán)利要求
書將更加明顯。
圖1顯示了包含金屬布線的傳統(tǒng)IC芯片的局部截面圖，其中所述金屬布線位于兩個分隔的線層中，通過位于中間通孔層的金屬通孔來相互連接。
圖2A顯示了根據(jù)本發(fā)明的一個實施例的包含金屬布線的IC芯片的局部截面圖，其中所述金屬布線與位于兩個分隔的線層之間的中間通孔層中的金屬通孔相鄰。
圖2B顯示了根據(jù)本發(fā)明的一個實施例的包含金屬布線的IC芯片的局部截面圖，其中所述金屬布線與位于兩個分離的線層之間的中間通孔層中的金屬通孔相鄰，其中所述IC芯片包含由兩種不同的電介質(zhì)材料構(gòu)成的混合ILD。
圖3A-3E是圖解根據(jù)本發(fā)明的一個實施例的形成包含通孔層布線的IC芯片的示例的雙鑲嵌工藝步驟的局部截面圖。
圖4A-4C是圖解根據(jù)本發(fā)明的一個實施例的形成包含通孔層布線的IC芯片的示例的單鑲嵌工藝步驟的局部截面圖。
圖5是根據(jù)本發(fā)明的一個實施例的包含位于線層下方的通孔層中的電容器的IC芯片的頂視圖，其中所述線層包含用于電源線、接地線和信號線的寬金屬布線。
圖6A和6B分別是現(xiàn)有技術(shù)的單片電容器的頂視圖和局部截面圖。
圖7A和7B分別是根據(jù)本發(fā)明的一個實施例的由具有通孔層金屬布線的單鑲嵌工藝形成的單片電容器的頂視圖和局部截面圖。
圖8A和8B分別是根據(jù)本發(fā)明的一個實施例的由具有通孔層金屬布線的雙鑲嵌工藝形成的單片電容器的頂視圖和局部截面圖。
具體實施方式在下面的說明中，將闡明大量特定細節(jié)，比如特定結(jié)構(gòu)、組件、材料、尺寸、處理步驟和技術(shù)，以便全面地理解本發(fā)明。然而，任何一位本領(lǐng)域的技術(shù)人員都會理解沒有這些特定細節(jié)也可以實施本發(fā)明。在其它情況下，沒有具體說明眾所周知的結(jié)構(gòu)或處理步驟，以避免模糊本發(fā)明。
應(yīng)當(dāng)理解，當(dāng)提到作為層、區(qū)或襯底的某一元素是在另一元素“上面”或“上方”時，其可以直接在該另一元素上，或者可以存在居間的元素。相反，當(dāng)提到某一元素在另一元素“直接上面”或“直接上方”時，不存在居間的元素。同樣應(yīng)當(dāng)理解，當(dāng)提到某一元素和另一元素“連接”或“耦合”時，其可以直接連接或耦合到該另一元素，或者可以存在居間的元素。相反，當(dāng)提到某一元素和另一元素“直接連接”或“直接耦合”時，不存在居間的元素。
發(fā)明人已經(jīng)觀察到，當(dāng)前現(xiàn)有的IC芯片設(shè)計的所述線層經(jīng)常被密集地布滿排列的布線和/或器件，而所述通孔層只包含稀疏散布的金屬通孔。例如，圖1顯示了包含層間電介質(zhì)(ILD)層10、20和30和它們之間的覆蓋層11和21的傳統(tǒng)IC芯片的局部截面圖。金屬布線15位于ILD層10中的下線層14。金屬布線25位于ILD層20中的上線層24。金屬布線15通過位于中間通孔層22的金屬通孔26電連接到金屬布線25。另外，金屬布線15通過位于上通孔層32中的金屬通孔36電連接到其它金屬布線(未圖示)。
線層14和24中密集地布滿金屬布線15和25以及微電子器件(未圖示)。相反，通孔層22和32僅包含稀疏布置的四周是未使用空間的金屬通孔26和36。因此在傳統(tǒng)IC芯片中相對較空的通孔層構(gòu)成了未充分利用的“不動產(chǎn)”。
為了進一步縮小IC芯片的尺寸而不負面地影響器件性能，本發(fā)明提出了改進的IC芯片設(shè)計，其通過在IC芯片的通孔層中布置金屬布線和/或器件來充分利用所述通孔層的“不動產(chǎn)”或空間。具體地，可以將尺寸相對小的金屬布線和/或器件從所述線層移到IC芯片的所述通孔層。用這種方式，在線層的布線和/或器件的密度可以大大地降低，因此允許IC芯片規(guī)模進一步加大而不負面地影響器件性能。
圖2A和2B顯示了根據(jù)本發(fā)明的兩個特定的實施例的配置稍微不同的兩個示例的IC芯片的局部截面圖。提供了新的覆蓋層21’用來將圖1所示的傳統(tǒng)IC芯片所包含的ILD層20分隔成位于通孔層22的通孔層ILD層20’和位于線層24的線層ILD層20”。金屬通孔26穿過通孔層ILD層20’和新覆蓋層21’以連接位于下線層14的金屬布線15和位于上線層24的金屬布線25。在通孔層ILD層20’中，提供了縮小了尺寸的金屬布線25’，其通過縮小尺寸的金屬通孔26’被連接到位于下線層14的金屬布線15。
通孔層ILD層20’和線層ILD層20”可以包含同樣的電介質(zhì)材料，如圖2A所示。
或者，層20’和20”可以包含兩種不同的電介質(zhì)材料以形成混合ILD結(jié)構(gòu)，如圖2B所示。為了增加可靠性，最好，但不是必需，通孔層ILD層20’包含具有低熱膨脹系數(shù)(CTE)(例如小于大約30ppm/℃)的低K電介質(zhì)材料，比如SiCOH(例如硅摻雜氧化物(silicon dopedoxide))或氧化物電介質(zhì)材料，而線層ILD層20”包含低K熱固性聚合電介質(zhì)材料，比如SiLKTM(來自Dow Chemical Company的芳烴熱固性聚合電介質(zhì)材料，其電介質(zhì)常數(shù)大約為2.65)。關(guān)于混合ILD結(jié)構(gòu)的更多細節(jié)，見公開于2005年2月3日的美國專利申請公開說明書No.2005/0023693，該申請的全部內(nèi)容在此通過引用被合并到本申請中，以用于任何目的。
本發(fā)明因此提供了一種改進的包含通孔層布線和/或器件(未圖示)的IC設(shè)計。這樣的IC設(shè)計充分利用了傳統(tǒng)IC芯片的通孔層中未充分利用的空間，允許進一步縮小IC芯片的尺寸而不負面影響器件性能。
注意，在圖2A和2B中(未按比例繪制)，在每個通孔層中只顯示了一個通孔，且在每個線層中只顯示了兩個金屬布線。雖然圖解是針對這樣的實施例，但本發(fā)明不限于任何特定的通孔層或線層中任何特定數(shù)量的通孔或布線。
另外，在本發(fā)明的IC芯片的通孔層和/或線層中可以容易地加入其它邏輯電路元件，包括但不限于電容器、二極管、電阻、晶體管、電感器、變?nèi)荻O管等。例如，線/通孔層14、22、24和32的其中任一個可以包含一個或多個電容器、二極管、電阻、晶體管、電感器或變?nèi)荻O管。
現(xiàn)在參照附圖3A-4C詳細地說明用于形成本發(fā)明的IC芯片的示例的處理步驟。
具體地，圖3A-3E圖解了根據(jù)本發(fā)明的一個實施例的用于形成IC芯片的示例的雙鑲嵌工藝步驟。
先參見圖3A，其顯示了在第一ILD層110中的金屬布線115的形成，從而形成第一線層114。圖3B顯示了在所述第一ILD層110上淀積覆蓋層111，然后淀積通孔層ILD層120’。金屬布線125’和金屬布線126’然后通過雙鑲嵌工藝形成在通孔層ILD層120’中。具體地，金屬布線125’通過金屬通孔126’電連接到位于第一線層114的金屬布線115，如圖3C所示。
接下來，將另一個覆蓋層121’淀積在通孔層ILD層120’上，之后淀積線層ILD層120”，如圖3D所示。之后執(zhí)行另一個雙鑲嵌工藝以形成金屬布線125和金屬通孔126。所述金屬布線125位于線層ILD層120”中的第二線層124。另一方面，金屬通孔126位于通孔層ILD層120’中的通孔層122，并且其穿過通孔層ILD層120’以電連接在所述第二線層124的金屬布線125和在第一線層114的金屬布線115，如圖3E所示。
或者，本發(fā)明的IC芯片可以通過單鑲嵌工藝步驟容易地形成。例如，圖4A-4C圖解了用于形成本發(fā)明的IC芯片的示例的單鑲嵌工藝步驟。首先通過第一單鑲嵌步驟在通孔層ILD層120’中形成金屬通孔126’和126，然后通過第二單鑲嵌步驟形成金屬布線125’，如圖4A所示。隨后在先前形成的金屬通孔126’和126以及金屬布線125’上淀積覆蓋層121’和線層ILD層120”，之后通過第三單鑲嵌步驟形成金屬布線125，如圖4B和4C所示。
這樣形成的IC芯片包含在通孔層122的通孔層金屬布線125’，如圖3E和4C所示。此外，這樣的IC芯片可以包漢在通孔層122的另外的通孔層電子器件或邏輯電路元件(未圖示)，比如電容器、二極管、電阻、晶體管、電感器等，并且它還可以包括在線層114和/或124的另外的線層器件或元件。
在本發(fā)明的一個特別優(yōu)選的實施例中，所述IC芯片包括通孔層電容器。所述通孔層電容器最好位于包含一般要求相對較寬金屬布線的電源線、接地線、和/或信號線的的線層下面的通孔層。
例如，圖5顯示了IC芯片的頂視圖，其包含位于同一線層中的寬信號線152、電源線154和接地156(如實線所示)。在線152、154和156所在的線層的直接下方的通孔層中提供小間距(reduced pitch)的電容器162和164(如虛線所示)。因此，所述寬信號/電源/接地線152、154和156的下方的通孔層中一般未被利用的空間現(xiàn)在由通孔層電容器162和164占據(jù)，這就幫助增大了器件電容而不負面影響信號速度。
另外，由于電容器不承載穩(wěn)定電流，它們可以通過可選的金屬化(metallization)形成(比如鋁、鎢和鉑)，以降低成本和一般和標準銅鑲嵌相關(guān)的復(fù)雜度。
傳統(tǒng)單片電容器一般包含多層通過金屬通孔互連的金屬布線。在每一層的所述金屬布線形成包含正極端子和負極端子，并且在正極端子和負極端子之間有交替的正電極和負電極的的梳形電容結(jié)構(gòu)。每一層金屬布線形成一個線層，且每一層金屬通孔形成一個通孔層。
例如，圖6A顯示了傳統(tǒng)單片電容器的頂視圖，其包括至少一個由位于特定線層的金屬布線形成的電容結(jié)構(gòu)。這樣的電容結(jié)構(gòu)最好包括正極端子172和負極端子182，正極端子172和負極端子182限定電容區(qū)170，其間有交替的正、負電極174和184。位于此特定線層的電容結(jié)構(gòu)中的金屬布線通過位于這個特定線層下的通孔層中的金屬通孔176和186連接到位于下線層的金屬布線。
圖6B顯示了圖6A中的傳統(tǒng)單片電容器沿線I-I的局部截面圖。具體地，形成圖6A中所示的電容結(jié)構(gòu)的所述金屬布線，包括正和負電極174和184，位于上線層ML1且通過通孔層VL1中的金屬通孔176和178連接到下線層ML2的金屬布線178和188。
圖6A中和6B所示的用于傳統(tǒng)單片電容器的金屬布線174、184、178和188包含大約0.3到0.5微米寬的標準窄鑲嵌銅線，其導(dǎo)致高電容器電阻。
因此本發(fā)明的另一方面提供改進的單片電容器設(shè)計。具體地，本發(fā)明提出通過以下元素形成的單片電容器(1)位于上線層的寬金屬布線，(2)位于通孔層(即含布線的通孔層)的較窄金屬布線，以及(3)在位于于含布線的通孔層之下的一個或多個下線層的較窄金屬布線。所述IC芯片可以實際包含也可以不實際包含穿過所述含布線的通孔層的金屬通孔。
圖7A顯示了本發(fā)明的單片電容器的頂視圖，其包含位于特定線層的金屬布線，所述金屬布線形成正極端子192、負極端子202和其間的電容區(qū)190。交替的正和負電極194和204各自從正極端子192和負極端子202延伸進入所述區(qū)190。
圖7B顯示了圖7A中本發(fā)明的單片電容器的沿線II-II的局部截面圖。具體地，形成正極端子192、負極端子202和正、負電極194和204的所述金屬布線是寬度大約為3到5微米的寬鑲嵌銅線。這樣寬金屬布線直接被形成在圖6A和6B所示的傳統(tǒng)單片電容器的窄金屬布線174頂上的覆蓋層200上，并且它們形成新的線層ML1’(即所述寬線層)。結(jié)果，如圖6B所示的傳統(tǒng)單片電容器的線層ML1和通孔層VL1被合并到寬線層ML1’下的新通孔層VL1’中。
在如圖7A和7B所示的特定實施例中，通過穿過覆蓋層200并部分地延伸進入新通孔層VL1’的布線204的受控過蝕刻，通過單鑲嵌工藝形成寬金屬布線194和204，且新通孔層VL1’不包含實際的金屬通孔。
在本發(fā)明的可選的實施例中，布線204通過位于新通孔層VL1’中的寬金屬通孔206連接到下層布線188，如圖8A和8B所示。寬金屬布線194、204和寬金屬通孔206可以通過雙鑲嵌工藝來形成。
注意，如圖7A-8B所示的金屬布線最好形成在包含高K電介質(zhì)材料的ILD層中，高K電介質(zhì)材料比如是SiCN、Ta2O5、AL2O3、HfO2，鈣鈦礦型氧化物比如BaTiO3、SrTiO3等。最好使用包含大約20-100納米厚的第一SiCN層、大約100-200納米厚的第二SiO2層和大約300-500納米厚的第三層的混合ILD結(jié)構(gòu)，用來隔離本發(fā)明的金屬布線。
盡管圖2A-5和7A-8B圖解說明了根據(jù)本發(fā)明的特定實施例的示例的結(jié)構(gòu)和處理步驟，本領(lǐng)域普通技術(shù)人員很清楚根據(jù)上述說明，可以容易地改變這樣的結(jié)構(gòu)或處理步驟以適應(yīng)具體應(yīng)用要求。例如，盡管上面將上述電容器作為能夠被結(jié)合到所述通孔層中的器件舉例進行了描述，本領(lǐng)域普通技術(shù)人員很清楚可以容易地將其它邏輯電路元件結(jié)合到本發(fā)明的IC芯片的通孔層中。因此應(yīng)該理解本發(fā)明不受上述說明的特定實施例的限制，而是適用于任何其它修改、變動、應(yīng)用和實施例，因此所有這樣的其它修改、變動、應(yīng)用和實施例應(yīng)視為在本發(fā)明的精神和實質(zhì)范圍內(nèi)。
權(quán)利要求
1.一種集成電路器件，包括包含金屬布線、電子器件或二者的組合的第一線層；與所述第一線層隔開的包含金屬布線、電子器件或二者的組合的第二線層；以及所述第一線層和所述第二線層之間的通孔層，其中，所述通孔層包含至少一個穿過該通孔層以電連接所述第一線層和所述第二線層的金屬通孔，且所述通孔層還包含金屬布線、電子器件或二者的組合。
2.如權(quán)利要求
1所述的集成電路器件，其中所述第一和第二線層和所述通孔層位于包含至少兩種不同電介質(zhì)材料的混合電介質(zhì)結(jié)構(gòu)中。
3.如權(quán)利要求
1所述的集成電路器件，其中所述通孔層包含從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
4.如權(quán)利要求
1所述的集成電路器件，其中所述第一線層包含從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
5.如權(quán)利要求
1所述的集成電路器件，其中所述第二線層包含從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
6.如權(quán)利要求
1所述的集成電路器件，其中所述第一線層包含至少一個信號線、電源線或接地線，并且其中所述通孔層包含至少一個電容器。
7.如權(quán)利要求
1所述的集成電路器件，其中所述第一線層包含線寬度范圍在大約3微米到大約5微米的金屬布線，其中所述通孔層和所述第二線層包含線寬度范圍在大約0.3微米到大約0.5微米的金屬布線。
8.如權(quán)利要求
7所述的集成電路器件，其中，所述第一和第二線層以及所述通孔層中的所述金屬布線包括銅線。
9.一種單片電容器，包括包含線寬度范圍在大約3微米到大約5微米的金屬布線的第一線層；與所述第一線層隔開的包含線寬度范圍在大約0.3微米到大約0.5微米的金屬布線的第二線層；以及所述第一和第二線層之間的通孔層，其中，所述通孔層包含線寬度范圍在大約0.3微米到大約0.5微米的金屬布線。
10.如權(quán)利要求
9所述的單片電容器，其中，位于所述第一線層的所述金屬布線的至少一部分部分地延伸進入所述通孔層。
11.如權(quán)利要求
9所述的單片電容器，其中所述通孔層包含至少一個穿過該通孔層以電連接所述第一線層和所述第二線層的金屬通孔。
12.一種形成集成電路器件的方法，包括在第一層間電介質(zhì)層中形成下線層，其中所述下線層包含金屬布線、電子器件或二者的組合；在所述第一層間電介質(zhì)層上淀積第二層間電介質(zhì)層；在所述第二層間電介質(zhì)層中形成金屬布線、電子器件或二者的組合；在所述第二層間電介質(zhì)層上淀積第三層間電介質(zhì)層；在所述第三層間電介質(zhì)層中形成上線層，其中所述上線層包含金屬布線、電子器件或二者的組合，其中所述第二層間電介質(zhì)層形成其中設(shè)有金屬布線、電子器件或二者的組合的通孔層，并且其中至少一個金屬通孔延伸穿過所述通孔層以電連接所述上線層和下線層。
13.如權(quán)利要求
12所述的方法，其中所述至少一個金屬通孔通過在淀積所述第三層間電介質(zhì)層之前的單鑲嵌工藝形成在所述通孔層中。
14.如權(quán)利要求
12所述的方法，其中，通過在淀積所述第三層間電介質(zhì)層之后的一起形成所述上線層的雙鑲嵌工藝，在所述通孔層中形成所述至少一個金屬通孔。
15.如權(quán)利要求
12所述的方法，其中所述第一、第二和第三層間電介質(zhì)層包含同樣的電介質(zhì)材料。
16.如權(quán)利要求
12所述的方法，其中所述第一、第二和第三層間電介質(zhì)層包含至少兩種不同的電介質(zhì)材料。
17.如權(quán)利要求
12所述的方法，其中，在形成所述通孔層的所述第二層間電介質(zhì)層中形成從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
18.如權(quán)利要求
12所述的方法，其中所述下線層包含從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
19.如權(quán)利要求
12所述的方法，其中所述上線層包含從由電容器、二極管、電阻、晶體管、電感器和變?nèi)荻O管組成的組中選出的至少一個電子器件。
20.如權(quán)利要求
1所述的方法，其中所述上線層包含線寬度范圍在大約3微米到大約5微米的銅線，而其中所述通孔層和所述下線層包含線寬度范圍在大約0.3微米到大約0.5微米的銅線。
專利摘要
本發(fā)明涉及集成電路及其制造方法，該集成電路包含通孔層布線和/或器件。具體地，本發(fā)明的集成電路包含相互分開的第一線層和第二線層，以及其間的通孔層。所述第一和第二線層都包含金屬布線和/或電子器件。所述通孔層包含至少一個穿過該通孔層以電連接所述第一線層和所述第二線層的金屬通孔。此外，所述通孔層包含至少一個通孔層金屬布線和/或電子器件。
文檔編號H01L21/768GK1996597SQ200710002149
公開日2007年7月11日 申請日期2007年1月4日
發(fā)明者埃比尼澤·E.·埃尚, 庫納爾·威地, 道格拉斯·D.·考爾鮑格, 阿尼爾·K.·欽特哈吉迪, 安東尼·K.·斯塔姆普爾, 理查德·P.·沃朗特, 文森特·J.·麥克加哈 申請人:國際商業(yè)機器公司導(dǎo)出引文BiBTeX, EndNote, RefMan