本發(fā)明屬于硅半導(dǎo)體器件技術(shù)領(lǐng)域，涉及一種聯(lián)柵晶體管，具體涉及一種沒有多晶硅發(fā)射極的聯(lián)柵晶體管。

背景技術(shù)：

1979年hisaokondo提出了聯(lián)柵晶體管gat(gateassociatedtransistor)，隨后進行了詳細的分析(見ieeetrans.electrondevice，vol.ed-27,pp.373-379.1980)。1994年，陳福元、金文新、吳忠龍對聯(lián)柵晶體管gat作了進一步的分析(見《電力電子技術(shù)》1994年第4期1994.11.pp52-55)，指出了聯(lián)柵晶體管器件呈現(xiàn)出高耐壓、快速開關(guān)和低飽和壓降等優(yōu)良特性。

聯(lián)柵晶體管是雙極晶體管和靜電感應(yīng)晶體管的復(fù)合晶體管，是一種特殊的雙極晶體管。聯(lián)柵晶體管也稱為靜電屏蔽晶體管。其柵區(qū)也稱為厚基區(qū)或濃基區(qū)。

作為開關(guān)工作的聯(lián)柵晶體管都是集電極金屬層在下面，發(fā)射極金屬層和基極金屬層在上面，發(fā)射極金屬層直接與發(fā)射區(qū)連接，基極金屬層直接與基區(qū)連接，見圖7(《電力電子技術(shù)》1994年第4期1994.11.pp52圖1)，e代表發(fā)射極，圖7顯示，發(fā)射極金屬層與n+型發(fā)射區(qū)連接。b代表基極，圖7顯示，基極金屬層與p+型濃基區(qū)和p型基區(qū)連接。

開關(guān)工作的聯(lián)柵晶體管一般都采用指叉形結(jié)構(gòu)，發(fā)射極金屬層與基極金屬層平列排放。由于需要承受一定的電流，發(fā)射極金屬層和基極金屬層都有一定的寬度要求。又由于光刻腐蝕的限制，他們之間的距離也有一定的要求。因此，發(fā)射極與基極的重復(fù)間距就不可能太小。一般地，開關(guān)工作的聯(lián)柵晶體管的單元重復(fù)間距都在100微米以上。這么大的單元重復(fù)間距造成兩個不好的后果。一個是開關(guān)速度慢，因為單元重復(fù)間距大，充電和放電都受阻。另一個是電流不均勻，有嚴(yán)重的電流集邊效應(yīng)。

近年發(fā)展起來的槽型柵多晶硅發(fā)射極聯(lián)柵晶體管(如中國發(fā)明專利

zl00100761.0，見圖8)，在使用中發(fā)現(xiàn)，有的批次，有的芯片，封裝后，有一部分漏電比較大，抗沖擊能力降低。解剖芯片，用化學(xué)方法腐蝕顯示缺陷，發(fā)現(xiàn)有的芯片，位錯密度很高。在芯片中心部位達到100量級/平方厘米，在周邊甚至高達1000000量級/平方厘米，顯示出“星形結(jié)構(gòu)”。高位錯密度更容易沉積重金屬雜質(zhì)，也更容易發(fā)生磷擴散尖峰。重金屬雜質(zhì)和磷尖峰會造成漏電和電流集中，即所謂的“燈絲效應(yīng)”，從而導(dǎo)致抗沖擊能力降低。高位錯密度是由于硅片表面的應(yīng)力過大造成。過大應(yīng)力的產(chǎn)生來源于幾個因素：高磷濃度的發(fā)射區(qū)造成失配位錯產(chǎn)生很大的應(yīng)力，摻雜多晶硅與硅的膨脹系數(shù)差異很大造成很大的應(yīng)力，槽型結(jié)構(gòu)高低不平上面又覆蓋著膨脹系數(shù)相差很大的二氧化硅和氮化硅薄層又增加了新的應(yīng)力。上述種種應(yīng)力，在芯片的周邊更大。因為芯片的周邊切應(yīng)力更大。

已有技術(shù)的聯(lián)柵晶體管，發(fā)射區(qū)與基區(qū)對準(zhǔn)，發(fā)射區(qū)需要單獨光刻一次。實際的光刻總會有套偏的問題，造成發(fā)射區(qū)窗口與一邊的柵區(qū)較近與另一邊的柵區(qū)較遠，從而使得發(fā)射區(qū)電流不均勻。聯(lián)柵晶體管都是發(fā)射極在上面，集電極在下面，集電極-發(fā)射極電流都是垂直流動的。已有技術(shù)的槽型柵多晶硅發(fā)射極聯(lián)柵晶體管，發(fā)射區(qū)只做在基區(qū)之上，柵區(qū)上面是沒有發(fā)射區(qū)的。因此，發(fā)射區(qū)的面積是比較小的。集電極-發(fā)射極電流集中地從狹小的發(fā)射區(qū)通過，發(fā)射區(qū)下方的電流密度大溫度高，容易在發(fā)射區(qū)下方發(fā)生二次擊穿。

技術(shù)實現(xiàn)要素：

鑒于上述，本發(fā)明的目的是針對現(xiàn)有技術(shù)的不足，提供一種沒有多晶硅發(fā)射極的聯(lián)柵晶體管，它可以提供更均勻的電流分布，具有更高的開關(guān)速度，抗沖擊能力更強，具有更好的一致性，具有更低的成本。

本發(fā)明的另一目的是提供上述沒有多晶硅發(fā)射極的聯(lián)柵晶體管的制造方法。

為完成本發(fā)明的目的，本發(fā)明采用的技術(shù)方案是：

本發(fā)明提供一種沒有多晶硅發(fā)射極的聯(lián)柵晶體管，

一種沒有多晶硅發(fā)射極的聯(lián)柵晶體管，在下層為n型低電阻率層、上層為n型高電阻率層的硅襯底片的上表面有高摻雜濃度的n型發(fā)射區(qū)，該n型發(fā)射區(qū)的上面連接著發(fā)射極金屬層，n型發(fā)射區(qū)的下面有p型基區(qū)，p型基區(qū)的側(cè)面連著摻雜濃度比基區(qū)高的p型濃基區(qū)，p型濃基區(qū)與p型濃基區(qū)匯流條正交，硅襯底片的上方有基極金屬層，硅襯底片的上層n型高電阻率層位于p型基區(qū)和p型濃基區(qū)以下的部分為集電區(qū)，硅襯底片的n型低電阻率層為集電極，集電極的下表面與集電極金屬層相連；

所述基極金屬層與p型濃基區(qū)匯流條的上表面相連接；

所述p型濃基區(qū)的上面與發(fā)射區(qū)連接。

更進一步地，所述濃基區(qū)是平面型的，或者所述濃基區(qū)是槽型的。

本發(fā)明還提供了一種沒有多晶硅發(fā)射極的聯(lián)柵晶體管的制造方法，包括下列的工藝步驟：

a.提供下層為n型低電阻率層、上層為n型高電阻率層的硅襯底片；

b.通過氧化、光刻、硼離子注入、擴散推進工藝，形成p型濃基區(qū)、p型濃基區(qū)匯流條，在擴散推進后，硅襯底的上表面生成一層氧化層；

c.通過光刻、硼離子注入、擴散推進工藝，形成p型基區(qū)，p型基區(qū)的光刻版設(shè)計成涵蓋p型濃基區(qū)，在擴散推進后，p型基區(qū)和p型濃基區(qū)的上表面生成一層薄氧化層；

d.通過漂洗把p型基區(qū)上面的和p型濃基區(qū)上面的薄氧化層去除；

e.磷離子注入，通過擴散推進在硅襯底片p型基區(qū)和p型濃基區(qū)的上部形成n型發(fā)射區(qū)；

f.選擇性腐蝕二氧化硅層，把p型濃基區(qū)匯流條上面的部分區(qū)域的氧化層腐蝕干凈，形成接觸孔；

h.濺射金屬層；

i.選擇性的掩蔽和腐蝕金屬層，形成互相分離的發(fā)射極金屬層和基極金屬層；

j.背面減薄、濺射集電極金屬層。

優(yōu)選地，所述步驟b中p型濃基區(qū)、p型濃基區(qū)匯流條為通過挖槽形成的槽型的p型濃基區(qū)和槽型的p型濃基區(qū)匯流條。

或者，為平面型的p型濃基區(qū)和平面型的p型濃基區(qū)匯流條。

本發(fā)明的技術(shù)方案與已有技術(shù)相比較，有下列優(yōu)點：

第一，聯(lián)柵晶體管具有更高的開關(guān)速度，因而動態(tài)功耗更小，管溫更低。

第二，聯(lián)柵晶體管具有更均勻的電流分布，抗沖擊能力更強，功率更高。

第三，聯(lián)柵晶體管的漏電更小，一致性更好。

第四，聯(lián)柵晶體管的制作工藝簡化，可以減少一次發(fā)射區(qū)光刻工藝。

附圖說明

圖1為本發(fā)明的一個優(yōu)選實施例的結(jié)構(gòu)示意圖。

圖2為圖1所示實施例的一個管芯的整體示意圖。

圖3-圖5為圖2的a-a剖面位于p型濃基區(qū)匯流條附近的工藝流程示意圖。

圖6是本發(fā)明的另一優(yōu)選實施例的結(jié)構(gòu)示意圖。

圖7為現(xiàn)有技術(shù)的示意圖。

圖8為現(xiàn)有技術(shù)的另一個結(jié)構(gòu)示意圖。

附圖標(biāo)記

1：發(fā)射極金屬層；2：p型基區(qū)；3：n型發(fā)射區(qū)；4：硅襯底片；41：n型高電阻率層；42：n型低電阻率層；5：硅槽；6：p型濃基區(qū)；61：p型濃基區(qū)匯流條；6’：柵區(qū)；7：氧化層；8：集電極金屬層；9：摻雜多晶硅層；10：基極金屬層。

具體實施方式

本發(fā)明涉及沒有多晶硅發(fā)射極的聯(lián)柵晶體管及其制作方法。

圖1至圖5為本發(fā)明的沒有多晶硅發(fā)射極的聯(lián)柵晶體管的一個實施例的結(jié)構(gòu)示意圖和沿a-a剖面的工藝流程圖，所示結(jié)構(gòu)包括，在下層為n型低電阻率層42、上層為n型高電阻率層41的硅襯底片4的上表面有高摻雜濃度的n型發(fā)射區(qū)3，該n型發(fā)射區(qū)3的上面與發(fā)射極金屬層1連接，n型發(fā)射區(qū)3的下面有p型基區(qū)2，p型基區(qū)2的側(cè)面連著摻雜濃度比p型基區(qū)2高的p型濃基區(qū)6，p型濃基區(qū)6與p型濃基區(qū)匯流條61正交，硅襯底片4的上方有基極金屬層10，硅襯底片4的上層n型高電阻率層41位于p型基區(qū)2以下和p型濃基區(qū)6以下的部分為集電區(qū)，為厚度70μm電阻率70ω·cm的n型硅。硅襯底片4的下層n型低電阻率層42為集電極，為厚度420μm電阻率0.01ω·cm的n型硅，集電極的下表面與集電極金屬層8相連，所述基極金屬層10與p型濃基區(qū)匯流條61相連接；所述p型濃基區(qū)6的上面與n型發(fā)射區(qū)3連接。

圖2為圖1所示實施例的一個管芯的整體示意圖?？梢钥闯龆鄺lp型基區(qū)2與p型濃基區(qū)6平行相隔排列(沿x方向)，與p型濃基區(qū)匯流條61(沿y方向)正交，在管芯上下邊緣部分p型基區(qū)2及p型濃基區(qū)6，與p型濃基區(qū)匯流條61平行。由于管芯中部正交關(guān)系p型基區(qū)2、p型濃基區(qū)6，與p型濃基區(qū)匯流條61無法在一張體現(xiàn)結(jié)構(gòu)的工藝流程圖中同時顯示，因此選用沿a-a剖面p型濃基區(qū)匯流條附近(p型濃基區(qū)6與p型濃基區(qū)匯流條61平行)的部分來說明本實施例結(jié)構(gòu)的工藝流程，如圖3-圖5所示。

如圖3所示，相應(yīng)于工藝步驟a-c，硅襯底片4的上表面開有多條平行的長條形p型濃基區(qū)6和與p型濃基區(qū)6正交(管芯中部)或平行(管芯邊緣)的p型濃基區(qū)匯流條61，兩個相鄰p型濃基區(qū)6的間距為26μm，p型濃基區(qū)的寬度為4μm，管芯邊緣濃基區(qū)匯流條的寬度為30μm。通過注入硼離子并加以高溫推進而相應(yīng)形成高濃度p型濃基區(qū)6和高濃度p型濃基區(qū)匯流條61，硼的表面濃度為3e18/cm³。在高溫推進的過程中，加入氧氣，使得n型高電阻率層41的上表面生成氧化層7(二氧化硅氧化層/絕緣層)，用光刻腐蝕的方法，在氧化層7上開出基區(qū)窗口?；鶇^(qū)的版圖是這樣設(shè)計的：基區(qū)窗口是大窗口，它包括p型濃基區(qū)6和相鄰p型濃基區(qū)之間的區(qū)域?；鶇^(qū)窗口開出之后，通過硼離子注入和擴散氧化，形成p型基區(qū)2，p型基區(qū)2中硼的表面濃度為1e17/cm³?；鶇^(qū)擴散氧化后，在p型基區(qū)2、p型濃基區(qū)6的表面上形成薄氧化層。

如圖4所示。相應(yīng)于工藝步驟d-e，用漂洗的方法，把p型基區(qū)2和p型濃基區(qū)6上面的薄氧化層腐蝕干凈，通過磷離子注入，并通過擴散推進在硅襯底片p型基區(qū)2和p型濃基區(qū)6的上部形成n型發(fā)射區(qū)3。磷的表面濃度1e19/cm³。

如圖5所示，相應(yīng)于工藝步驟f-j，選擇性掩蔽和腐蝕氧化層7，在p型濃基區(qū)匯流條61上面開出接觸孔。濺射金屬層，金屬層為4μm的鋁層。通過選擇性的掩蔽和腐蝕金屬層，形成互相分離的發(fā)射極金屬層1和基極金屬層10。最后，把芯片的背面減薄到280μm，濺射厚度為1μm的鈦鎳銀三層金屬作為集電極金屬層8。

圖6所示的本發(fā)明技術(shù)方案的實施例與圖1所示的本發(fā)明的實施例不同之處在于：圖6的濃基區(qū)是槽型結(jié)構(gòu)。槽型濃基區(qū)結(jié)構(gòu)的聯(lián)柵晶體管具有更好的夾斷作用，抗沖擊能力更強。

本發(fā)明的發(fā)射區(qū)的形狀可以為條形、正方形、六角形、圓形或其他形狀，通常采用條形。為簡便，說明書的多處描述采用了發(fā)射區(qū)為條形，基區(qū)為條形，濃基區(qū)為條形，由互相正交的濃基區(qū)和濃基區(qū)匯流條圍成的區(qū)域為條形。這是一種普通的功率晶體管的指叉形結(jié)構(gòu)。

實施效果：

用圖7所示的已有技術(shù)實施例(稱為a管)與圖1所示的本發(fā)明技術(shù)的實施例(稱為b管)進行比較。a管和b管的管芯面積都是1.4mm*1.4mm。

測試存儲時間ts，a管的ts為1.8微秒，b管的ts僅0.4微秒。說明b管的開關(guān)速度比a管快得多。

把a管和b管用于工作頻率為60khz的恒流源線路的led，a管只能做到10w，管溫就已經(jīng)達到70℃。而b管用于40w，管溫剛50℃。說明b管的開關(guān)損耗比a管小得多，因此能夠做更高的功率而且管溫更低，可靠性更強。

現(xiàn)在，世界上絕大部分的led都在中國生產(chǎn)，一年高達到100億只，主要采用如a管一樣的雙極管(包括已有技術(shù)的聯(lián)柵晶體管和1300系列的雙極晶體管)。在led領(lǐng)域中，經(jīng)測試b管的性價比是現(xiàn)有技術(shù)的雙極管的3-5倍。因此，該產(chǎn)品具有廣闊的應(yīng)用前景和強大的市場競爭力。

用圖8所示的已有技術(shù)實施例(稱為c管)，與圖1所示的本發(fā)明的實施例(稱為d管)進行比較。c管和d管的管芯都是取自芯片周邊5mm左右的區(qū)域，管芯面積都是0.7mm*0.7mm，各封裝1000只。在500v下測試cb漏電icbo，c管有153只的漏電icbo>1ma，其中，25只的漏電icbo>5ma。而d管的漏電icbo全部<0.1ma。

說明d管的漏電比c管小得多，一致性比c管好得多。

需要申明的是，上述實施例僅用于對本發(fā)明進行說明而非對本發(fā)明進行限制，因此，對于本領(lǐng)域的技術(shù)人員來說，在不背離本發(fā)明精神和范圍的情況下對它進行各種顯而易見的改變，都應(yīng)在本發(fā)明的保護范圍之內(nèi)。