本發(fā)明涉及功率半導體器件，特別涉及一種超勢壘整流器件及其制造方法。

技術背景

現(xiàn)有的功率半導體整流器件按勢壘類型分為兩種，一種是肖特基勢壘整流器件，另一種為集成MOS溝道超勢壘整流器件。其中，肖特基勢壘整流器件以貴金屬(如金、銀、鉑、鈦、鎳、鉬等)與半導體接觸，以形成異質結勢壘而制成的半導體器件，為了滿足不同器件正向導通壓降的需求，通常會選擇不同種類的金屬，會相應增加制造工藝的復雜性，其反向漏電流較大導致反向耗散功率較高，并且需使用貴金屬材料與半導體相接觸，制造成本高，同時由于重金屬存在污染，其制造工藝與CMOS標準工藝難以兼容。

超勢壘整流器件具有正向導通壓降低、開關速度快、關斷漏電少以及反向恢復時間短等優(yōu)點而被廣泛用于車載電子，電腦適配器等領域。在正向偏壓狀態(tài)時，MOS結構的柵極與源極短接為等電位，柵極與漏極之間的電勢差等同于源極與漏極之間的電勢差，集成MOS管在較低正向偏壓下開啟，形成電流通路；反向偏壓狀態(tài)時，勢壘MOS處于截止狀態(tài)，而集成MOS的PN結快速耗盡承擔反偏電壓，器件的反向漏電流由PN結決定。現(xiàn)有技術(以N溝道為例)為了降低正向導通壓降，即降低MOS管正向導通壓降，通常制作的P阱深度較淺，這就限制了器件的反向抗擊穿能力。

技術實現(xiàn)要素：

本發(fā)明的目的是提供一種超勢壘整流器件，增強反向抗擊穿能力。

本發(fā)明的另一目的是上述超勢壘整流器件的制造方法。

為實現(xiàn)上述目的，本發(fā)明采用如下技術方案：

一種超勢壘整流器件，包括：第一導電類型襯底；所述第一導電類型襯底表面的第一導電類型外延層；所述第一導電類型外延層上表層中的第二導電類型一阱區(qū)；所述第二導電類型一阱區(qū)上表層中的第一導電類型阱區(qū)；所述第一導電類型外延層上的柵氧化層；所述柵氧化層上的多晶硅電極；覆蓋所述多晶硅電極以及第二導電類型一阱區(qū)和第一導電類型阱區(qū)的金屬電極，所述第一導電類型外延層中形成第二導電類型二阱區(qū)，所述第二導電類型二阱區(qū)位于第二導電類型一阱區(qū)下方，并且所述第二導電類型二阱區(qū)與第二導電類型一阱區(qū)相接觸，第二導電類型一阱區(qū)中形成通孔，所述通孔中填充導電材料，所述導電材料電性連接第二導電類型二阱區(qū)和金屬電極。

優(yōu)選地，第二導電類型二阱區(qū)延伸至第一導電類型襯底處。

優(yōu)選地，所述導電材料為導電多晶硅。

優(yōu)選地，所述第一導電類型為N型，所述第二導電類型為P型。

優(yōu)選地，所述第一導電類型襯底為單晶硅襯底。

一種超勢壘整流器件的制造方法，包括以下步驟：

(1)提供第一導電類型襯底襯底，于其表面形成第一導電類型的第二外延層；

(2)在所述第二外延層上表層摻雜形成第二導電類型二阱區(qū)；

(3)在所述第二外延層以及第二導電類型二阱區(qū)上形成第一導電類型的第一外延層，所述第一外延層與第二外延層組成第一導電類型外延層：

(4)形成柵氧化層，并且在柵氧化層上形成多晶硅電極；

(5)在所述第一外延層上形成第二導電類型一阱區(qū)，并且在所述第二導電類型一阱區(qū)內摻雜形成第一導電類型阱區(qū)；

(6)在所述第二導電類型一阱區(qū)內形成通孔，通孔內填充導電材料；

(7)形成金屬電極，覆蓋多晶硅電極第二導電類型一阱區(qū)，第一導電類型阱區(qū)以及所述通孔內的導電材料。

優(yōu)選地，所述第二導電類型二阱區(qū)、第二導電類型一阱區(qū)以及第一導電類型阱區(qū)摻雜方式為離子注入。

優(yōu)選地，所述第一外延層摻雜濃度大于第二外延層摻雜濃度。

優(yōu)選地，柵氧化層通過熱氧化方法形成。

優(yōu)選地，第二導電類型一阱區(qū)內的通孔延伸至第二導電類型二阱區(qū)內，但不貫穿第二導電類型二阱區(qū)。

相對于現(xiàn)有技術，本發(fā)明具有以下有益效果：

本發(fā)明所述第一導電類型外延層中形成第二導電類型二阱區(qū)和第二導電類型一阱區(qū)。所述第二導電類型一阱區(qū)深度淺，正向電壓下，第二導電類型一阱區(qū)容易形成反型層，進而構成導電通道，使器件正向導通，保證器件低正向導通壓降性能，第二導電類型二阱區(qū)在第二導電類型一阱區(qū)下側，對導電溝道的形成不產生顯著影響；所述第二導電類型二阱區(qū)位于第二導電類型一阱區(qū)下方，并且所述第二導電類型二阱區(qū)與第二導電類型一阱區(qū)相接觸，反向電壓下，第二導電類型二阱區(qū)與第二導電類型一阱區(qū)與第一導電類型外延層形成的PN結同時反偏，耗盡夾斷第一導電類型外延層，使器件進入截止狀態(tài)，所述第二導電類型二阱區(qū)增加了PN耗盡層厚度，增強了器件的反向抗擊電壓能力；導電材料電性連接第二導電類型二阱區(qū)和金屬電極，增加進入第二導電類型一阱區(qū)內以及第二導電類型二阱區(qū)的電荷密度，反向電壓下，使得PN結耗盡夾斷第一導電類型外延層的速度更快，增加開關速度。

附圖說明

圖1為本發(fā)明實施例結構示意圖；

圖2-圖8為本發(fā)明實施例制造過程示意圖。

具體實施方式

下面結合附圖以及實施例對本發(fā)明進行介紹，實施例僅用于對本發(fā)明進行解釋，并不對本發(fā)明有任何限定作用。

如圖1所示，本發(fā)明實施例一種超勢壘整流器件，包括：第一導電類型襯底10；所述第一導電類型襯底10表面的第一導電類型外延層20；所述第一導電類型外延層20上表層中的第二導電類型一阱區(qū)30；所述第二導電類型一阱區(qū)30上表層中的第一導電類型阱區(qū)40；所述第一導電類型外延層20上的柵氧化層50；所述柵氧化層50上的多晶硅電極60；覆蓋所述多晶硅電極60以及第二導電類型一阱區(qū)30和第一導電類型阱區(qū)40的金屬電極70，所述第一導電類型外延層20中形成第二導電類型二阱區(qū)80，所述第二導電類型二阱區(qū)80位于第二導電類型一阱區(qū)30下方，并且所述第二導電類型二阱區(qū)80與第二導電類型一阱區(qū)30相接觸，第二導電類型一阱區(qū)30中形成通孔90，所述通孔90中填充導電材料，所述導電材料電性連接第二導電類型二阱區(qū)80和金屬電極70。

本發(fā)明實施例可以是第一導電類型為N型，第二導電類型為P型，也可以是第一導電類型為P型，第二導電類型為N型，本實施例以第一導電類型為N型為例進行介紹，那么第二導電類型為P型，所述第一導電類型襯底10為重摻雜N+襯底，第一導電類型外延層20為輕摻雜N-外延層，第一導電類型襯底10和第一導電類型外延層20材料可為硅材料，第二導電類型一阱區(qū)30與第二導電類型二阱區(qū)80通過摻雜硼等P型雜質實現(xiàn)，第一導電類型阱區(qū)40通過摻雜磷或砷等N型雜質實現(xiàn)。

本發(fā)明實施例所述第二導電類型一阱區(qū)30深度較淺，正向電壓下，第二導電類型一阱區(qū)30容易形成反型層，進而構成導電通道，使器件正向導通，保證器件低正向導通壓降性能，第二導電類型二阱區(qū)80在第二導電類型一阱區(qū)30下側，對導電溝道的形成不產生顯著影響；

同時，本發(fā)明實施例所述第二導電類型二阱區(qū)80位于第二導電類型一阱區(qū)30下方，并且所述第二導電類型二阱區(qū)80與第二導電類型一阱區(qū)30相接觸，反向電壓下，第二導電類型二阱區(qū)80與第二導電類型一阱區(qū)30與第一導電類型外延層20形成的PN結同時反偏，耗盡夾斷第一導電類型外延層20，使器件進入截止狀態(tài)，所述第二導電類型二阱區(qū)80增加了PN耗盡層厚度，增強了器件的反向抗擊電壓能力。本發(fā)明實施例第二導電類型二阱區(qū)80深度可以根據(jù)實際需求進行設定，也可以延伸至第一導電類型襯底10處，增加第二導電類型二阱區(qū)80深度，進一步增強反向抗電壓能力。

此外，本發(fā)明實施例還用導電材料電性連接第二導電類型二阱區(qū)80和金屬電極70，增加進入第二導電類型一阱區(qū)30內以及第二導電類型二阱區(qū)80的電荷密度，使得反向電壓下，使得PN結耗盡夾斷第一導電類型外延層20的速度更快，增加開關速度，所述導電材料可選用導電多晶硅，多晶硅具有良好的縫隙填充能力，使器件性能更可靠。

本發(fā)明實施例超勢壘整流器件的制造方法可以有多種，下面介紹其中一種方法，但是制造方法并不限于該種方法。

本發(fā)明實施例超勢壘整流器件的制造方法，包括以下步驟：

(1)如圖2所示，提供第一導電類型襯底襯底10，于其表面形成第一導電類型的第二外延層22；

提供第一導電類型襯底襯底10，如重摻雜N+單晶硅襯底，在其上外延生長具有較低摻雜濃度的第一導電類型的第二外延層22，如N型第二外延層22。

(2)如圖3所示，在所述第二外延層22上表層摻雜形成第二導電類型二阱區(qū)80；

在所述第二外延層22上表層通過離子注入摻雜，形成第二導電類型二阱區(qū)80。

(3)如圖4所示，在所述第二外延層22以及第二導電類型二阱區(qū)80上形成第一導電類型的第一外延層21，所述第一外延層21與第二外延層22組成第一導電類型外延層20：

在所述第二外延層22以及第二導電類型二阱區(qū)80上外延生長，形成具有較低摻雜濃度的第一導電類型的第一外延層21，所述第一外延層21摻雜濃度可以適當大于第二外延層22摻雜濃度，所述第二外延層22摻雜濃度低易實現(xiàn)反向耗盡夾斷，進而增加反向抗擊穿能力，此時第一外延層21摻雜濃度可以適當增大，以增加正向導通電流。

(4)如圖5所示，形成柵氧化層50，并且在柵氧化層50上形成多晶硅電極60；

通過熱氧化第一導電類型外延層21所在的器件的上表面，在氧化層上沉積多晶硅層，刻蝕形成柵氧化層50以及多晶硅電極60。

(5)如圖6所示，在所述第一外延層21上形成第二導電類型一阱區(qū)30，并且在所述第二導電類型一阱區(qū)30內摻雜形成第一導電類型阱區(qū)40；

在所述第一外延層21上離子注入摻雜形成第二導電類型一阱區(qū)30，在所述第二導電類型一阱區(qū)30內離子注入摻雜形成第一導電類型阱區(qū)40；

(6)如圖7所示，在所述第二導電類型一阱區(qū)30內形成通孔90，通孔90內填充導電材料；

通過干法或濕法刻蝕在在所述第二導電類型一阱區(qū)30內形成通孔90，通孔90內沉積填充導電材料，如導電多晶硅等。

所述通孔90還可延伸至第二導電類型二阱區(qū)80內，但不貫穿第二導電類型二阱區(qū)80，使第二導電類型二阱區(qū)80電場更強，反向電壓下，其形成的PN結耗盡速度更快。

(7)如圖8所示，沉積形成金屬電極70，覆蓋多晶硅電極60第二導電類型一阱區(qū)30、第一導電類型阱區(qū)40以及所述通孔90內的導電材料。