所揭示的實施例涉及半導體集成電路(ic)裝置上的熔絲。

背景技術：

熔絲以各種工藝技術經(jīng)實施用于多種不同半導體ic裝置。舉例來說，多晶硅熔絲可用于對存儲器裝置進行編程，所述存儲器裝置例如可編程只讀存儲器(prom)、可編程邏輯陣列(pla)及冗余存儲器陣列。通常在這些存儲器裝置的制造期間形成熔絲陣列，所述熔絲陣列通常形成于厚度可為1μm或更多的場氧化物層上。prom或pla裝置中的熔絲用于針對特定應用定制prom或pla裝置。通過燒斷(或熔斷)所選擇的存儲器單元中的適當熔絲對prom或pla裝置進行編程。結(jié)合冗余存儲器陣列，熔絲用于以在相同制造過程期間制造于陣列中的備用替代存儲器單元取代有缺陷的存儲器單元。

熔絲電路也可由模擬電路(例如，電阻器梯(電阻器修整網(wǎng)絡))使用以調(diào)整電路的性能。在此情況中，熔絲允許通過憑借燒斷電阻器梯中的一或多個熔斷絲(link)調(diào)整電路無源參數(shù)進行微調(diào)。

為熔斷熔絲(其通常包括金屬或多晶硅體(熔斷絲)，其具有跨越所述熔斷絲的相應觸點)，利用一種電方法，其中跨越所述熔斷絲施加電壓，且因此電流以基于熔斷絲材料的電阻的電流電平被驅(qū)動通過所述熔斷絲。歸因于電阻加熱，所述熔斷絲材料加熱到超過其熔點，這引起導致在熔斷絲中發(fā)生斷裂的蒸發(fā)。已知多晶硅熔絲在編程期間燒斷(斷裂)所需要的電流比金屬熔絲少。

針對一些ic，用于放置熔絲的場氧化物的厚度的選擇可能存在約束。針對一個實例，所使用的工藝可能僅具有較薄場氧化物層(例如，僅1,000a(＝0.1μm)的場氧化物(fox))可用。在熔絲熔斷期間損壞fox層是一個問題，尤其對于最易受損壞影響的較薄fox層來說，這是因為fox層的破裂或其它物理損壞可由熔絲熔斷期間發(fā)生的物理應力引起。fox損壞可致使基于泄漏的ic可靠性降級，例如歸因于熔絲觸點通過熔絲下方的較薄fox層短接到硅襯底(作為最壞情況下的問題)。

技術實現(xiàn)要素：

此發(fā)明內(nèi)容簡要指示本發(fā)明的本質(zhì)及實質(zhì)。發(fā)明內(nèi)容是在理解其將不用于解釋或限制權(quán)利要求書的范圍或意義的情況下提交的。

所揭示的實施例認識到較薄電介質(zhì)(例如，較薄場氧化物(fox)層)上的常規(guī)熔絲的問題是：熔絲體在電熔絲熔斷之后可致使一或兩個熔絲觸點通過受損的fox層短接到熔絲下方的半導體(例如，硅)。所揭示的熔絲電路將所述熔絲放置于處于阱(例如，所植入的槽區(qū)域)上方的fox層上，且還包含耦合到被正常偏置的熔絲觸點(有源熔絲觸點)的晶體管，其中所述晶體管可為雙極晶體管或金屬氧化物半導體(mos)晶體管。在mos晶體管的情況中，所述阱被連接到mos柵極，mos源極可被連接到所述有源熔絲觸點，且mos漏極可經(jīng)由第一電阻器(hi-z鉗位電阻器)被連接到其柵極電極。所揭示的熔絲電路提供一種故障安全模式，其在熔絲體下方的fox歸因于熔絲熔斷而損壞的情況中阻斷來自熔絲的貫通電流以為包含利用電熔絲熔斷的一或多個熔絲的ic提供較高可靠性ic。

附圖說明

現(xiàn)將參考不一定按比例繪制的附圖，其中：

圖1a是根據(jù)實例實施例的實例熔絲電路的橫截面描繪，所述熔絲電路包括在熔絲熔斷之前耦合到阱上方的fox層上的熔絲的有源熔絲觸點的mos晶體管，且圖1b展示根據(jù)實例實施例的熔絲熔斷之后的熔絲電路。

圖2a是根據(jù)實例實施例的實例熔絲電路的橫截面描繪，所述熔絲電路包括在熔絲熔斷之前耦合到阱上方的fox層上的熔絲的有源熔絲觸點的雙極晶體管，且圖2b展示根據(jù)實例實施例的熔絲熔斷之后的熔絲電路。

具體實施方式

參考圖式描述實例實施例，其中相似的元件符號用于指定類似或等效元件。所說明的動作或事件的定序不應被認為具限制性，這是因為一些動作或事件可以不同順序發(fā)生及/或與其它動作或事件同時發(fā)生。此外，可能無需所說明的一些動作或事件來實施根據(jù)本發(fā)明的方法。

并且，如本文所使用的術語“耦合到”或“與……耦合”(及類似物)(無進一步限制)希望描述間接或直接電連接。因此，如果第一裝置“耦合”到第二裝置，那么連接可為通過在通路中僅存在寄生現(xiàn)象的直接電連接，或通過經(jīng)由包含其它裝置及連接的中介項的間接電連接。針對間接耦合，中介項通常不修改信號的信息但可調(diào)整其電流電平、電壓電平及/或功率電平。

圖1a是根據(jù)實例實施例的實例集成電路(ic)150的橫截面描繪，ic150包含功能電路180及所揭示的熔絲電路100，熔絲電路100包括在熔絲熔斷之前耦合到被展示為在阱130(在圖1a中被展示為n阱)上方的場氧化物(fox)層115的場電介質(zhì)層上的熔絲116、117、118的有源熔絲觸點的mos晶體管125，而圖1b展示根據(jù)實例實施例的熔絲熔斷之后的作為熔絲電路100’的熔絲電路。功能電路180是實現(xiàn)及執(zhí)行ic150的所期望的功能性的集成電路，例如，數(shù)字ic(例如，數(shù)字信號處理器)、模擬ic(例如，放大器或功率轉(zhuǎn)換器)或bimosic的功能性。由ic150所提供的功能電路180的能力可在(例如)從簡單的裝置到復雜的裝置的范圍內(nèi)變化。功能電路180內(nèi)含有的特定功能性對所揭示的實施例并不重要。在每一ic上通常存在多個所揭示的熔絲電路100。

在制造模擬ic(例如運算放大器(op-amp))中，基本構(gòu)建塊可能并不能如可期望那樣準確地受制造過程控制，例如，電容器及電阻器可能具有錯誤的值，且mos晶體管可能具有錯誤的增益設置。然而，模擬ic可能需要準確的電壓參考、頻率參考及經(jīng)準確配比的元素或其它參數(shù)(例如，針對op-amp的低輸入偏移電壓(vio))。為補償此類模擬ic上的工藝可變性，模擬ic可在晶片探測期間利用模擬修整以在必要時設置電阻器值以用于電路的適當操作。典型的修整技術利用包括一系列串聯(lián)耦合的電阻器(其各自與熔絲并聯(lián))的電阻器梯?？稍诖祟惸Mic上使用所揭示的熔絲電路100作為熔絲。

ic150包含摻雜第一導電類型的襯底105，襯底105包含：展示為p型層110的頂部半導體層(半導體層)，所述頂部半導體層摻雜所述第一導電類型；及阱130，其摻雜第二導電類型(經(jīng)摻雜的n型)且被展示為形成于p型層110中的n阱130。阱130包含通常高度摻雜的阱觸點130a，此處經(jīng)n+摻雜。fox層115處于p型層110上。熔絲116、117、118處于阱130內(nèi)，阱130為熔絲提供“槽”。

熔絲116、117、118包含熔絲體116，其通常包括導電材料帶，所述導電材料帶具有到熔絲體116的導電材料的第一熔絲觸點117(例如，被描述為有源觸點的金屬觸點)及到熔絲體116的與第一熔絲觸點117分離的第二熔絲觸點118(例如，被描述及展示為接地的金屬觸點)。第一熔絲觸點117及第二熔絲觸點118通常處于熔絲的相對側(cè)上。第二熔絲觸點118通常(例如)通過連接到ic150上的gnd總線線路而內(nèi)部接地，但第二熔絲觸點118也可被連接到在ic150的操作期間外部接地的接合墊。

mos晶體管125鄰近于熔絲116、117、118而形成于p型層110中及上。舉例來說，mos晶體管125通常與熔絲間隔大約10μm，但可相距更近，例如幾μm遠，或相距更遠，例如高達100μm或更多，只要裸片面積允許此類間隔即可。mos晶體管125可處于布局中而靠近熔絲或可經(jīng)配置以環(huán)繞所述熔絲。

mos晶體管125包含：柵極電極121(例如，多晶硅)，其在柵極電介質(zhì)層126上方用作mos晶體管125的控制端子(ct)；漏極122，其用作具有漏極觸點122a的mos晶體管125的第一端子(ft)；及源極123，其用作具有源極觸點123a的第二端子(st)。盡管未展示，但通常還提供到p型層110的體觸點。展示柵極觸點121a與阱觸點130a之間的耦合路徑144(例如，金屬線)。展示耦合于漏極觸點122a與柵極觸點121a之間的第一電阻器(展示為hi-z元件)141。

所揭示的包含圖1a中所展示的熔絲電路100(及在下文所描述的圖2a中展示的基于雙極的熔絲電路200)的熔絲電路的中心概念是將熔絲電路(針對圖1a中所展示的熔絲電路100的mos晶體管125及熔絲)維持于漏極觸點122a與第二熔絲觸點118之間的hi-z條件中，即使是在來自熔絲體的熔斷的熔絲體材料(例如，多晶硅)通過受損的fox層115將熔絲觸點中的至少一者(117、118或117及118兩者)短接到其下方的阱130(或p型層110)之后也如此。本文所提供的此hi-z受保護布置情形被稱為“故障安全”，這是因為在任一情形中漏極觸點122a與第二熔絲觸點118之間用作hi-z，即使是在引起泄漏或從第一熔絲觸點117及/或第二熔絲觸點118到阱130或到p型層110的短接的fox層損壞(在熔絲體116下方)情況下也如此。因此，盡管熔絲116、117、118下的fox層115在熔絲熔斷(其提供從第一熔絲觸點117及/或第二熔絲觸點118到其下的半導體的泄漏路徑(或短接))期間受損，但熔絲電路100仍是故障安全的。因此，ic150繼續(xù)正常操作，其包含提供由其功能電路180所提供的相同功能性及參數(shù)性能。

展示漏極122及柵極電極121(例如)由常規(guī)外部熔斷/感測電路在5v下偏置。在如圖1a中所展示的熔絲熔斷之前，mos晶體管125由所施加的偏壓接通(使得vgs＞vt)，其中源極123處所展示的1v電平來自實例分壓器估計，其中5v被施加于漏極122及柵極電極121。

第一電阻器141可具有在10千歐姆(kohms)與100兆歐姆(mohms)之間的電阻。第一電阻器141通常包括多晶硅、薄膜電阻器(tfr)材料或結(jié)擴散電阻器。在源極觸點123a與第一熔絲觸點117之間還存在低電阻耦合路徑143。在ic150的操作期間，無論是在熔絲熔斷之前或是在熔絲熔斷之后，mos晶體管125經(jīng)耦合使得起因于(例如，由熔斷/感測電路)施加于漏極122與源極123之間的電壓的電流電平由施加于柵極電極121的偏壓控制。

在熔絲熔斷之后，在圖1b中針對熔絲電路100’展示漏極觸點122a上的實例電壓為5v(其與在圖1a中所展示的熔絲電路100的電壓相同)，但現(xiàn)在不同于圖1a中所展示的熔絲電路100，柵極電極121與源極123兩者都變?yōu)榻拥兀沟胢os晶體管125被關斷。因此，導致fox層115損壞(例如)使得來自熔絲體116的導電材料提供從熔絲的第一熔絲觸點117通過阱130(或半導體層(如果不存在阱))到熔絲的第二熔絲觸點118(接地)的電路徑的熔絲熔斷并不是問題，這是因為mos晶體管125被關斷，所以其用于切斷(阻斷)原本將在漏極122與第二熔絲觸點118之間流動的電流，這是因為總電流路徑被關閉。

圖2a是根據(jù)實例實施例的實例ic250的橫截面描繪，ic250包含功能電路180及所揭示的熔絲電路200，熔絲電路200包括在熔絲熔斷之前耦合到阱230上方的fox層115上的熔絲116、117、118的雙極晶體管225，且圖2b展示根據(jù)實例實施例的熔絲熔斷之后的作為熔絲電路200’的熔絲電路。雙極晶體管225包含：基極221，其用作具有基極觸點221a的雙極晶體管225的ct；及集電極222，其用作具有集電極觸點222a的雙極晶體管225的ft；及發(fā)射極223，其用作具有n發(fā)射極觸點223a的st。展示基極觸點221a與阱觸點230a之間的耦合路徑144。針對其中晶體管包括雙極晶體管225的熔絲電路200，熔絲電路200通常進一步包括展示為定位于耦合路徑144中的第二電阻器142。

第二電阻器142的電阻通常比第一電阻器141的低，例如，第一電阻器141的電阻是第二電阻器142的電阻的2到40倍。電阻器142提供保護性電阻以防過剩電流通過基極221注入，使得在圖1a所展示的熔絲電路100的mos版本中無需第二電阻器142。假如第二電阻器142的電阻比第一電阻器141的低，那么電阻器142可具有從大約1kohm到10mohm的電阻。

所揭示的熔絲電路具有實現(xiàn)將熔絲實施于較薄(例如，0.05μm到0.3μm厚，在一個特定實施例中，其大約是0.1μm厚)的fox層115上的結(jié)構(gòu)。通常無需額外的掩模層次來在熔絲下方常規(guī)地提供較厚的fox，尤其對于僅具有一個較薄fox的工藝的來說。所揭示的熔絲電路因此增強了fox層選擇及關于熔絲放置的ic設計的靈活性，從而克服了將熔絲放置于較薄fox層上的已知設計困難(所述困難是因為擔心fox層在熔絲熔斷期間損壞)。歸因于所提供的故障安全模式，所揭示的熔絲電路還增強具有熔絲的ic的可靠性穩(wěn)健性，所述故障安全模式如上文描述那樣實施對原本流動通過熔絲下的fox層的電流的阻斷以防損壞fox，從而提供包含利用電熔絲熔斷的熔絲的較高可靠性ic。

與本發(fā)明有關的所屬領域的技術人員應了解，在所主張的發(fā)明的范圍內(nèi)，許多其它實施例及實施例的變化是可能的，且可在不背離本發(fā)明的范圍的情況下對所描述的實施例進行進一步添加、刪除、替代及修改。