本發(fā)明實施例涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

使用半導(dǎo)體器件的電子設(shè)備對于許多現(xiàn)代化應(yīng)用來說是必不可少的。隨著電子技術(shù)的進步，半導(dǎo)體器件的尺寸正變得越來越小，同時半導(dǎo)體器件具有更多的功能和更大量的集成電路。由于半導(dǎo)體器件的小型化規(guī)模，晶圓級封裝件(wlp)由于其低成本和相對簡單的制造操作而被廣泛地使用。在wlp操作期間，多個半導(dǎo)體部件組裝在半導(dǎo)體器件上。此外，許多制造操作在這種小半導(dǎo)體器件內(nèi)實施。

材料和設(shè)計的技術(shù)進步產(chǎn)生了多代半導(dǎo)體器件，其中，每一代都具有比先前一代更小且更復(fù)雜的電路。在進步和創(chuàng)新過程中，功能密度(即，每芯片面積上互連器件的數(shù)量)通常增大，而幾何尺寸(即，可以使用制造工藝創(chuàng)建的最小組件)卻已減小。半導(dǎo)體器件的制造操作包含許多步驟以及在這種小且薄的半導(dǎo)體器件上的操作。這些進步增加了處理和制造半導(dǎo)體器件的復(fù)雜程度。半導(dǎo)體器件的幾何尺寸的減小可造成諸如電互連不良、部件的放置不準確的缺陷或其他問題，這導(dǎo)致半導(dǎo)體器件的高產(chǎn)量損失。半導(dǎo)體器件被生產(chǎn)為不期望的配置，這進一步地浪費材料并且因此增加制造成本。

半導(dǎo)體器件組裝有大量的集成部件，而半導(dǎo)體器件的幾何尺寸變得越來越小。由此，修改半導(dǎo)體器件的結(jié)構(gòu)和改進制造操作面臨許多挑戰(zhàn)。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：襯底，包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層，其中，所述層間電介質(zhì)包括設(shè)置在所述層間電介質(zhì)中的導(dǎo)電結(jié)構(gòu)；介電層，設(shè)置在所述硅層上方；以及導(dǎo)電插塞，與所述導(dǎo)電結(jié)構(gòu)電連接并且從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，其中，所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

根據(jù)本發(fā)明的另一些實施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置介電層；在所述介電層上方設(shè)置硬掩模；形成從所述介電層的暴露于所述硬掩模的部分延伸至所述層間電介質(zhì)的溝槽；以及在所述溝槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，并且所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

根據(jù)本發(fā)明的又一些實施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置第一介電層；在所述第一介電層上方設(shè)置第二介電層；在所述第二介電層上方設(shè)置硬掩模；去除所述硬掩模的一部分以暴露所述第二介電層的一部分；形成從所述第二介電層的所述一部分延伸至所述層間電介質(zhì)的溝槽；從所述第二介電層去除所述硬掩模；形成延伸穿過所述第二介電層的凹槽；以及在所述溝槽和所述凹槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞包括延伸穿過所述第一介電層和所述硅層的第一部分、以及延伸穿過所述第二介電層的第二部分，并且其中，所述導(dǎo)電插塞的所述第一部分具有從所述第一介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的方面。應(yīng)該強調(diào)，根據(jù)工業(yè)中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據(jù)本發(fā)明的一些實施例的半導(dǎo)體結(jié)構(gòu)的示意性截面圖。

圖2是根據(jù)本發(fā)明的一些實施例的半導(dǎo)體結(jié)構(gòu)的示意性截面圖。

圖3是根據(jù)本發(fā)明的一些實施例的制造半導(dǎo)體結(jié)構(gòu)的方法的流程圖。

圖3a至圖3l是根據(jù)本發(fā)明的一些實施例通過圖3中的方法制造半導(dǎo)體結(jié)構(gòu)的示意圖。

圖4是根據(jù)本發(fā)明的一些實施例的制造半導(dǎo)體結(jié)構(gòu)的方法的流程圖。

圖4a至圖4m是根據(jù)本發(fā)明的一些實施例通過圖4中的方法制造半導(dǎo)體結(jié)構(gòu)的示意圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。以下描述組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接觸形成的實施例，并且也可以包括其中可以在第一部件和第二部件之間形成額外的部件，使得第一和第二部件可以不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復(fù)參考數(shù)字和/或字母。該重復(fù)是出于簡明和清楚的目的，而其本身并未指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對位置術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，并且本文使用的空間相對描述符可以同樣地作相應(yīng)的解釋。

通過多個操作來制造半導(dǎo)體結(jié)構(gòu)。在制造期間，若干絕緣層堆疊在襯底或晶圓上方，并且若干導(dǎo)電結(jié)構(gòu)形成在絕緣層或襯底內(nèi)。電互連結(jié)構(gòu)橫跨半導(dǎo)體結(jié)構(gòu)的絕緣層或襯底形成在這些導(dǎo)電結(jié)構(gòu)之間。導(dǎo)電結(jié)構(gòu)通過穿透多個延伸穿過絕緣層或襯底的溝槽或通孔彼此連接。然后使用導(dǎo)電材料填充溝槽，以使導(dǎo)電結(jié)構(gòu)通過填充溝槽的導(dǎo)電材料電連接。

由于半導(dǎo)體結(jié)構(gòu)的幾何尺寸持續(xù)變得越來越小，因此溝槽的尺寸不得不進一步縮小。然而，溝槽的尺寸受到諸如蝕刻操作的分辨率、被蝕刻材料的選擇性等的若干因素或其他因素的限制。照此，很難進一步減小半導(dǎo)體結(jié)構(gòu)的幾何尺寸。此外，溝槽的形成包含若干蝕刻操作。使用逐個部分的方式蝕刻溝槽，這導(dǎo)致高制造成本和繁重的工作。

在本發(fā)明中，公開了一種改進的半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)包括其上具有硅層的襯底、設(shè)置在硅層上方的介電層、以及從介電層延伸穿過襯底的硅層的導(dǎo)電插塞。導(dǎo)電插塞具有沿其長度從介電層到襯底的基本上一致的寬度。進一步地，導(dǎo)電插塞的寬度可減小并且導(dǎo)電插塞的長與寬的縱橫比可增大。導(dǎo)電插塞的一些構(gòu)造可幫助減小半導(dǎo)體結(jié)構(gòu)的幾何尺寸。

圖1是根據(jù)本發(fā)明的各個實施例的半導(dǎo)體結(jié)構(gòu)100的示意性截面圖。在一些實施例中，半導(dǎo)體結(jié)構(gòu)100包括襯底101、介電層102和導(dǎo)電插塞103。在一些實施例中，半導(dǎo)體結(jié)構(gòu)100是半導(dǎo)體器件或半導(dǎo)體封裝件的一部分。

在一些實施例中，襯底101包括諸如硅、鍺、砷化鎵等的半導(dǎo)體材料。在一些實施例中，襯底101是硅襯底。在一些實施例中，襯底101進一步包括摻雜區(qū)，諸如p阱、n阱等。在一些實施例中，襯底101制造為在襯底101上方具有預(yù)定的功能電路，并且通過諸如光刻操作、蝕刻等的各種方法生產(chǎn)。

在一些實施例中，襯底101是包括諸如硅的半導(dǎo)體材料的晶圓。在一些實施例中，襯底101是邏輯器件晶圓。在一些實施例中，半導(dǎo)體襯底101是圓形、四邊形或多邊形。在一些實施例中，諸如晶體管的有源器件(未示出)形成在襯底101上方或襯底101內(nèi)。在一些實施例中，襯底101包括諸如存儲器(諸如srams、閃速存儲器等)、專用集成電路(asic)等的各種已知半導(dǎo)體器件中任一個。

在一些實施例中，襯底101包括層間電介質(zhì)(ild)101a和設(shè)置在ild101a上方的硅層101b。在一些實施例中，硅層101b設(shè)置為與ild101a的表面共形。在一些實施例中，ild101a包括諸如氧化硅、碳化硅、氧氮化硅、氮化硅等的介電材料。在一些實施例中，ild101a包括諸如聚合物、聚苯并惡唑(pbo)、聚酰亞胺、苯并環(huán)丁烯(bcb)等的介電材料。在一些實施例中，ild101a為單層介電材料或設(shè)置在彼此上方的不止一層的介電材料。出于清楚和簡單的目的，圖1例示了一塊ild101a。然而，本領(lǐng)域中的普通技術(shù)人員將容易地理解，在ild101a中可存在一層或多層介電材料。

在一些實施例中，ild101a包括設(shè)置在其中的導(dǎo)電結(jié)構(gòu)101c。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c被ild101a中的一層或多層介電材料包圍。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c通過ild101a中的介電材料絕緣。在一些實施例中，導(dǎo)電材料101c被配置為與襯底101外部的導(dǎo)線或電路電連接。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c包括諸如銅、金、鋁、鎳、鎢、鈀等的導(dǎo)電材料。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c為襯底101的頂部金屬。

在一些實施例中，一個或多個導(dǎo)電結(jié)構(gòu)101c設(shè)置在ild101a內(nèi)，并且被ild101a中的一層或多層介電材料包圍。出于清楚和簡單的目的，圖1僅例示了襯底101的ild101a中的一個導(dǎo)電結(jié)構(gòu)101c。然而，本領(lǐng)域中的普通技術(shù)人員將容易地理解，在ild101a中可存在若干導(dǎo)電結(jié)構(gòu)101c。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c通過ild101a中的介電材料彼此隔離。

在一些實施例中，隔離件(105、106)設(shè)置在襯底101上方。在一些實施例中，隔離件(105、106)設(shè)置在硅層101b上方。在一些實施例中，隔離件(105、106)包括高介電常數(shù)(高k)電介質(zhì)105和氮化物106。在一些實施例中，高k電介質(zhì)105設(shè)置在硅層101b上方。在一些實施例中，高k電介質(zhì)105包括氧化鉿(hfo2)、氧化鋯(zro2)、氧化鈦(tio2)等。在一些實施例中，氮化物106設(shè)置在高k電介質(zhì)105上方。在一些實施例中，氮化物106包括氮化硅等。

在一些實施例中，介電層102設(shè)置在襯底101上方。在一些實施例中，介電層102設(shè)置在硅層101b上方。在一些實施例中，介電層102設(shè)置在氮化物106上方。在一些實施例中，介電層102包括未摻雜的硅酸鹽玻璃(usg)。在一些實施例中，介電層102包括單層介電材料或設(shè)置在彼此上方的不止一層的介電材料。在一些實施例中，介電材料層通過諸如氮化物106的隔離件彼此隔離。出于清楚和簡單的目的，圖1示例了一個介電層102。然而，本領(lǐng)域中的普通技術(shù)人員將容易地理解，可存在一層或多層介電層102。

在一些實施例中，導(dǎo)電插塞103設(shè)置在襯底101和介電層102內(nèi)。在一些實施例中，導(dǎo)電插塞103被介電層102、硅層101b和ild101a包圍。在一些實施例中，導(dǎo)電插塞103與ild101a中的導(dǎo)電結(jié)構(gòu)101c電連接。在一些實施例中，導(dǎo)電插塞103與導(dǎo)電結(jié)構(gòu)101c耦接。在一些實施例中，導(dǎo)電插塞103與導(dǎo)電結(jié)構(gòu)101c交界。在一些實施例中，導(dǎo)電插塞103包括諸如銅、金、鋁、鎳、鎢、鈀等的導(dǎo)電材料。

在一些實施例中，導(dǎo)電插塞103從介電層102穿過硅層101b延伸至ild101a。在一些實施例中，導(dǎo)電插塞103延伸穿過介電層102、硅層101b和一部分的ild101a。在一些實施例中，導(dǎo)電插塞103穿過介電層102、氮化物106、高k電介質(zhì)105、硅層101b和部分的ild101a。在一些實施例中，導(dǎo)電插塞103為圓柱形。在一些實施例中，導(dǎo)電插塞103為硅通孔(tsv)。

在一些實施例中，導(dǎo)電插塞103具有長度l和寬度w。在一些實施例中，導(dǎo)電插塞103的長度l為從介電層102延伸至ild101a的距離。在一些實施例中，長度l是導(dǎo)電插塞103的高度。在一些實施例中，長度l是導(dǎo)電插塞103的最長尺寸。在一些實施例中，長度l從介電層102的頂面延伸至導(dǎo)電結(jié)構(gòu)101c的頂面。在一些實施例中，長度l是導(dǎo)電插塞103橫跨介電層102、隔離件(105、106)、硅層101b和ild101a的深度。在一些實施例中，導(dǎo)電插塞103的長度l為約1μm至約10μm。在一些實施例中，長度l為約2μm至約8μm。在一些實施例中，長度l基本上大于3μm。

在一些實施例中，導(dǎo)電插塞103的寬度w為基本上正交于長度l的距離。在一些實施例中，寬度w為導(dǎo)電插塞103的最短尺寸。在一些實施例中，導(dǎo)電插塞103的寬度w為約0.1μm至約0.5μm。在一些實施例中，導(dǎo)電插塞103的寬度w為約0.2μm至約0.4μm。在一些實施例中，寬度w基本上小于0.5μm。

在一些實施例中，導(dǎo)電插塞103的寬度w沿導(dǎo)電插塞103的長度l基本上一致。在一些實施例中，被介電層102包圍的導(dǎo)電插塞103的寬度w基本上與被硅層101b包圍的導(dǎo)電插塞103的寬度w相同。在一些實施例中，被硅層101b包圍的導(dǎo)電插塞103的寬度w基本上與被ild101a包圍的導(dǎo)電插塞103的寬度w相同。在一些實施例中，被介電層102包圍的導(dǎo)電插塞103的寬度w基本上與被ild101a包圍的導(dǎo)電插塞103的寬度w相同。在一些實施例中，被氮化物106包圍的導(dǎo)電插塞103的寬度w基本上與被介電層102、硅層101b或ild101a包圍的導(dǎo)電插塞103的寬度w相同。

在一些實施例中，導(dǎo)電插塞103具有長度l與寬度w的縱橫比。在一些實施例中，導(dǎo)電插塞103的縱橫比基本上大于約20。在一些實施例中，導(dǎo)電插塞103的縱橫比基本上大于30。在一些實施例中，導(dǎo)電插塞103的長度l基本上大于導(dǎo)電插塞103的寬度w。

在一些實施例中，隔離層104設(shè)置在導(dǎo)電插塞103周圍。在一些實施例中，導(dǎo)電插塞103被隔離層104包圍。在一些實施例中，導(dǎo)電插塞103通過隔離層104與介電層102和硅層101b絕緣。在一些實施例中，隔離層104從介電層102延伸至硅層101b或ild101a。在一些實施例中，隔離層104與導(dǎo)電插塞103的外表面共形。在一些實施例中，隔離層104突出至ild101a中。在一些實施例中，導(dǎo)電插塞103從隔離層104朝向?qū)щ娊Y(jié)構(gòu)101c突出。在一些實施例中，隔離層104包括氮化物、氮化硅等。

圖2是根據(jù)本發(fā)明的各個實施例的半導(dǎo)體結(jié)構(gòu)200的示意性截面圖。在一些實施例中，半導(dǎo)體結(jié)構(gòu)200包括第一襯底101、ild101a、硅層101b、導(dǎo)電結(jié)構(gòu)101c、第二襯底109、高k電介質(zhì)105、第一氮化物106、第一介電層102、第二介電層107、第二氮化物108、導(dǎo)電插塞103以及隔離層104。在一些實施例中，第一襯底101、ild101a、硅層101b、導(dǎo)電結(jié)構(gòu)101c、高k電介質(zhì)105、第一氮化物106、第一介電層102以及隔離層104分別具有與以上所述或在圖1中例示的襯底101、ild101a、硅層101b、導(dǎo)電結(jié)構(gòu)101c、高k電介質(zhì)105、氮化物106、介電層102以及隔離層104相似的構(gòu)造。在一些實施例中，半導(dǎo)體結(jié)構(gòu)200是半導(dǎo)體器件或半導(dǎo)體封裝件的一部分。

在一些實施例中，半導(dǎo)體結(jié)構(gòu)200包括與第一襯底101接合的第二襯底109。在一些實施例中，第二襯底109接合第一襯底101的ild101a。在一些實施例中，第一襯底101接合在第二襯底109上方。在一些實施例中，第二襯底109包括諸如硅、鍺、砷化鎵等的半導(dǎo)體材料。在一些實施例中，第二襯底109是硅襯底。在一些實施例中，第二襯底109制造為在襯底101上方具有預(yù)定的功能電路，并且功能電路通過諸如光刻操作、蝕刻等的各種方法生產(chǎn)。在一些實施例中，第二襯底109是包括諸如硅的半導(dǎo)體材料的晶圓。在一些實施例中，第二襯底109是邏輯器件晶圓。在一些實施例中，第二襯底109是圓形、四邊形或多邊形。在一些實施例中，第二襯底109具有與第一襯底101相似的構(gòu)造。

在一些實施例中，第二襯底109包括包圍一個或多個導(dǎo)電構(gòu)件的一層或多層介電材料。在一些實施例中，第二襯底109包括設(shè)置在介電材料上方的半導(dǎo)體層。在一些實施例中，第二襯底109的介電材料包括氧化硅、碳化硅、氧氮化硅、氮化硅等。在一些實施例中，第二襯底109的半導(dǎo)體層包括硅等。在一些實施例中，第二襯底109的介電材料接合第一襯底101的ild101a。

在一些實施例中，第二氮化物108設(shè)置在第一介電層102上方。在一些實施例中，第二氮化物108設(shè)置為與第一介電層102的表面共形。在一些實施例中，第二氮化物108包括氮化硅等。在一些實施例中，第二氮化物108具有與第一氮化物106相似的構(gòu)造。在一些實施例中，第二氮化物108包括與第一氮化物106相同的材料或不同的材料。

在一些實施例中，第二氮化物107設(shè)置在第一介電層102上方。在一些實施例中，第二介電層107設(shè)置在第二氮化物108上方。在一些實施例中，第二介電層107包括未摻雜的硅酸鹽玻璃(usg)。在一些實施例中，第二介電層107包括單層介電材料或設(shè)置在彼此上方的不止一層介電材料。在一些實施例中，第二介電層107具有與第一介電層102相似的構(gòu)造。在一些實施例中，第二介電層107包括與第一介電層102相同的材料或不同的材料。

在一些實施例中，導(dǎo)電插塞103包括第一部分103a和第二部分103b。在一些實施例中，第一部分103a從第一介電層102穿過硅層101b延伸至ild101a。在一些實施例中，第一部分103a與ild101a中的導(dǎo)電結(jié)構(gòu)101c連接。在一些實施例中，第一部分103a具有從第一介電層102延伸至ild101a的長度l。在一些實施例中，第一部分103a具有沿長度l基本上一致的寬度w。在一些實施例中，第一部分103a的長度l為約1μm至約10μm。在一些實施例中，第一部分103a的寬度w為約0.1μm至約0.5μm。在一些實施例中，第一部分103a具有長度l與寬度w的縱橫比。在一些實施例中，第一部分103a的縱橫比基本上大于約20。在一些實施例中，第一部分103a具有與如上所述或在圖1中例示的導(dǎo)電插塞103相似的構(gòu)造。

在一些實施例中，導(dǎo)電插塞103的第二部分103b延伸穿過第二介電層107。在一些實施例中，導(dǎo)電插塞103的第二部分103b延伸穿過第二氮化物108。在一些實施例中，第二部分103b突出至第一介電層102的一部分中。在一些實施例中，第二部分103b被第二介電層107、第二氮化物108、以及第一介電層102包圍。在一些實施例中，第二部分103b被構(gòu)造成接收其他導(dǎo)電構(gòu)件，諸如焊盤。在一些實施例中，管芯焊盤或接合焊盤設(shè)置在導(dǎo)電插塞103的第二部分103b上方。

在一些實施例中，第二部分103b設(shè)置在第一部分103a上方。在一些實施例中，第一部分103a與第二部分103b形成為一體。在一些實施例中，第一部分103a包括與第二部分103b相同的材料。在一些實施例中，第一部分103a和第二部分103b包括諸如銅、金、鋁、鎳、鎢、鈀等的導(dǎo)電材料。

在一些實施例中，第二部分103b具有基本上大于第一部分103a的寬度w的寬度w2。在一些實施例中，寬度w2為約1μm至約3μm。在一些實施例中，寬度w2為約1μm至約1.5μm。在一些實施例中，第二部分103b具有基本上小于第一部分103a的長度l的長度l2。在一些實施例中，第二部分103b具有長度l2與寬度w2的縱橫比。在一些實施例中，第二部分103b的縱橫比基本上小于第一部分103a的縱橫比。

在本發(fā)明中，還公開了一種制造半導(dǎo)體結(jié)構(gòu)的方法。在一些實施例中，通過方法300形成半導(dǎo)體器件100。方法300包括許多步驟，而描述和說明不應(yīng)該被視為限制步驟順序。方法300包括多個操作(301、302、303、304和305)。

在操作301中，如圖3a所示，接收或提供襯底101。在一些實施例中，襯底101包括ild101a和設(shè)置在ild101a上方的硅層101b。在一些實施例中，導(dǎo)電結(jié)構(gòu)101c設(shè)置在ild101a內(nèi)。在一些實施例中，襯底101、ild101a、硅層101b和導(dǎo)電結(jié)構(gòu)101c具有與如上所述或在圖1中例示的相似的構(gòu)造。

在一些實施例中，如圖3b所示，隔離件(105、106)設(shè)置在襯底101上方。在一些實施例中，隔離件105包括高k電介質(zhì)105和氮化物106。在一些實施例中，在高k電介質(zhì)105上方設(shè)置氮化物106。在一些實施例中，高k電介質(zhì)105或氮化物106通過旋涂、層壓、化學(xué)汽相沉積(cvd)等來形成。在一些實施例中，高k電介質(zhì)105和氮化物106具有與如上所述或在圖1中例示的類似的構(gòu)造。

在操作302中，如圖3c所示，在襯底101上方設(shè)置介電層102。在一些實施例中，介電層102設(shè)置在硅層101b上方。在一些實施例中，介電層102通過旋涂、層壓、化學(xué)汽相沉積(cvd)或任意其他合適的操作來形成。在一些實施例中，介電層102具有與如上所述或在圖1中例示的相似的構(gòu)造。

在操作303中，如圖3d所示，在介電層102上方設(shè)置硬掩模110。在一些實施例中，硬掩模110包括氧化物等。在一些實施例中，硬掩模110通過旋涂、cvd、等離子體增強化學(xué)汽相沉積(pecvd)或任意其他合適的操作來形成。在一些實施例中，圖案化硬掩模110以便暴露介電層102的一部分。

在一些實施例中，如圖3e所示，在硬掩模110上方設(shè)置光刻膠111。在一些實施例中，通過旋涂或任何其他合適的操作設(shè)置光刻膠111。在一些實施例中，光刻膠111為具有取決于的曝光的化學(xué)特性的光敏感材料。在一些實施例中，光刻膠111對諸如紫外(uv)光的電磁輻射敏感，光刻膠111的化學(xué)特性基于暴露至uv光而改變。在一些實施例中，光刻膠111是正性光刻膠。暴露至uv光的正性光刻膠可被顯影劑溶液溶解，而未暴露至uv的正性光刻膠不可被顯影劑溶液溶解。在一些實施例中，通過去除光刻膠111的對應(yīng)于介電層102的上述部分的位置的預(yù)定部分來圖案化光刻膠111，使得硬掩模110的預(yù)定部分(也對應(yīng)于介電層102的上述部分的位置)從光刻膠111暴露。

在圖案化光刻膠111之后，硬掩模110從光刻膠111暴露的預(yù)定部分被去除，如在圖3f中所述。在一些實施例中，通過諸如蝕刻的任何合適的操作去除硬掩模110的部分。在一些實施例中，介電層102的一部分從光刻膠111和硬掩模110暴露。在一些實施例中，如圖3g所示，在圖案化硬掩模110之后從硬掩模110去除光刻膠111。在一些實施例中，通過剝離或任何合適的操作去除光刻膠111。在一些實施例中，圖案化硬掩模110，使得介電層102的一部分從硬掩模110暴露。

在操作304中，如圖3h所示，形成溝槽112。在一些實施例中，溝槽112從介電層102的暴露于硬掩模110的部分延伸至ild101a。在一些實施例中，溝槽112延伸穿過介電層102和硅層101b。在一些實施例中，溝槽112延伸穿過介電層102、氮化物106、高k電介質(zhì)105、硅層101b和ild101a的一部分。在一些實施例中，通過去除被介電層102的暴露于硬掩模110的部分覆蓋的介電層102和硅層101b來形成溝槽112。在一些實施例中，還去除被介電層102的從硬掩模110暴露的部分覆蓋的ild101a的一部分。在一些實施例中，通過諸如蝕刻的任何合適的操作去除溝槽112。

在一些實施例中，溝槽112具有從介電層102延伸至ild101a的深度d。在一些實施例中，深度d為約1μm至約10μm。在一些實施例中，溝槽112的寬度w3為溝槽112的開口的寬度。在一些實施例中，寬度w3為約0.1μm至約0.5μm。在一些實施例中，溝槽112具有深度d與寬度w3的縱橫比。在一些實施例中，溝槽112的縱橫比基本上大于30。在一些實施例中，溝槽112具有沿深度d基本上一致的寬度w3。

在一些實施例中，如圖3i所示，去除硬掩模110。在一些實施例中，在形成溝槽112之后，去除硬掩模110。在一些實施例中，通過諸如灰化的任意合適的操作從介電層102去除硬掩模110。

在一些實施例中，如圖3j所示，隔離層104設(shè)置在介電層102上方并且沿溝槽112設(shè)置。在一些實施例中，隔離層104設(shè)置成與溝槽112的側(cè)壁共形。在一些實施例中，隔離層104被介電層102和硅層101b包圍。在一些實施例中，隔離層104被ild101a包圍。在一些實施例中，通過諸如旋涂、cvd等任意合適的操作設(shè)置隔離層104。在一些實施例中，隔離層104包括氮化物、氮化硅等。

在一些實施例中，去除隔離層104設(shè)置在ild101a上方或ild101a內(nèi)的部分，以暴露ild101a的一部分，如在圖3k中所示。在一些實施例中，去除ild101a從隔離層104暴露的部分，以暴露ild101a中的導(dǎo)電結(jié)構(gòu)101c的一部分。在一些實施例中，去除ild101a設(shè)置在導(dǎo)電結(jié)構(gòu)101c上方的部分。在一些實施例中，通過諸如光刻和蝕刻的任何合適的操作去除ild101a的該部分。在一些實施例中，隔離層104具有與如上所述或在圖1中例示的相似的構(gòu)造。

在操作305中，如圖3l所示，在溝槽112中設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞103。在一些實施例中，導(dǎo)電插塞103從介電層102延伸穿過硅層101b至ild101a。在一些實施例中，導(dǎo)電插塞103被介電層102、硅層101b和ild101a包圍。在一些實施例中，在溝槽112內(nèi)設(shè)置導(dǎo)電插塞103。在一些實施例中，導(dǎo)電插塞103與ild101a中的導(dǎo)電結(jié)構(gòu)101c電連接。在一些實施例中，去除設(shè)置在介電層102上方的隔離層104。在一些實施例中，導(dǎo)電材料或?qū)щ姴迦?03包括諸如銅、金、鋁、鎳、鎢、鈀等的導(dǎo)電材料。

在一些實施例中，導(dǎo)電插塞103具有長度l和寬度w。在一些實施例中，導(dǎo)電插塞103的長度從介電層102延伸至ild101a。在一些實施例中，導(dǎo)電插塞103的寬度w沿長度l基本上一致。在一些實施例中，導(dǎo)電插塞103沿長度l在寬度w上一致地伸長。在一些實施例中，導(dǎo)電插塞103的長度l為約1μm至約10μm。在一些實施例中，導(dǎo)電插塞103的寬度w為約0.1μm至約0.5μm。

在一些實施例中，導(dǎo)電插塞103具有長度l與寬度w的縱橫比。在一些實施例中，導(dǎo)電插塞103的縱橫比基本上大于20。在一些實施例中，導(dǎo)電插塞103具有與如上所述或在圖1中例示的相似的構(gòu)造。在一些實施例中，通過方法300形成的半導(dǎo)體結(jié)構(gòu)具有與以上所述或在圖1中例示的半導(dǎo)體結(jié)構(gòu)相似的構(gòu)造。

在本發(fā)明中，還公開了一種制造半導(dǎo)體結(jié)構(gòu)的方法。在一些實施例中，通過方法400形成半導(dǎo)體結(jié)構(gòu)200。方法400包括許多步驟，而描述和說明不應(yīng)該被視為限制步驟順序。方法400包括許多操作(401、402、403、404、405、406、407、408和409)。

在操作401中，如圖4a所示，接收或提供第一襯底101。在一些實施例中，操作401類似于操作301。在一些實施例中，第一襯底101具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，第一襯底101包括ild101a和設(shè)置在ild101a上方的硅層101b。在一些實施例中，如圖4b所示，隔離件(105、106)設(shè)置在襯底101上方，這類似于圖3b。在一些實施例中，隔離件(105、106)具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，在第一襯底101上方設(shè)置第一氮化物106。在一些實施例中，第一氮化物106具有與如上所述或在圖2中例示的相似的構(gòu)造。

在一些實施例中，如圖4b所示，接收或提供第二襯底109。在一些實施例中，第二襯底109接合第一襯底101。在一些實施例中，第二襯底109具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，第二襯底109通過諸如直接接合、熔融接合等任意合適的操作與第一襯底101接合。

在操作402中，如圖4c所示，在第一襯底101上方設(shè)置第一介電層102。在一些實施例中，在硅層101b上方設(shè)置第一介電層102。在一些實施例中，操作402類似于操作302。在一些實施例中，第一介電層102具有與如上所述或在圖2中例示的相似的構(gòu)造。

在操作403中，如圖4d所示，在第一介電層102上方設(shè)置第二介電層107。在一些實施例中，第二介電層107通過旋涂、層壓、化學(xué)汽相沉積(cvd)或任意其他合適的操作來設(shè)置。在一些實施例中，第二介電層107具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，第二氮化物108設(shè)置在第一介電層102和第二介電層107之間。在一些實施例中，第二氮化物108具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，通過旋涂、層壓、cvd等設(shè)置第二氮化物108。

在操作404中，如圖4e所示，在第二介電層107上方設(shè)置硬掩模110。在一些實施例中，圖案化硬掩模110。在一些實施例中，通過如上所述或在圖3d至圖3g中例示的操作圖案化硬掩模110。在操作405中，如圖4e所示，類似于圖3g，去除硬掩模110的一部分以暴露第二介電層102的一部分。

在操作406中，如圖4f所示，形成溝槽112。在一些實施例中，溝槽112從第二介電層107延伸穿過第一介電層102和硅層101b至ild101a。在一些實施例中，溝槽112延伸穿過第二介電層107、第二氮化物108、第一介電層102、第一氮化物106、高k電介質(zhì)105、硅層101b和ild101a的一部分。在一些實施例中，通過去除被介電層102從硬掩模110暴露的部分覆蓋的第二介電層107、第一介電層102和硅層101b來形成溝槽112。在一些實施例中，通過諸如蝕刻的任何合適的操作形成溝槽112。

在一些實施例中，溝槽112具有從第二介電層107延伸至ild101a的深度d。在一些實施例中，寬度d為約1μm至約10μm。在一些實施例中，溝槽112的寬度w3為溝槽112的開口的寬度。在一些實施例中，寬度w3為約0.1μm至約0.5μm。在一些實施例中，溝槽112具有深度d與寬度w3的縱橫比。在一些實施例中，溝槽112的縱橫比基本上大于30。在一些實施例中，溝槽112具有沿深度d基本上一致的寬度w3。

在操作407中，如圖4g所示，從第二介電層107去除硬掩模110。在一些實施例中，在形成溝槽112之后，去除硬掩模110。在一些實施例中，通過諸如灰化的任意合適操作從第二介電層107去除硬掩模110。

在一些實施例中，如圖4h所示，隔離層104設(shè)置在第二介電層107上方并且沿溝槽112設(shè)置。在一些實施例中，隔離層104設(shè)置成與溝槽112的側(cè)壁共形。在一些實施例中，隔離層104被第二介電層107、第一介電層102和硅層101b包圍。在一些實施例中，隔離層104被ild101a包圍。在一些實施例中，通過諸如旋涂、cvd等任意合適的操作設(shè)置隔離層104。在一些實施例中，隔離層104包括氮化物、氮化硅等。

在一些實施例中，去除隔離層104設(shè)置在ild101a上方或ild101a內(nèi)的部分，以暴露ild101a的一部分，如在圖4i中所示。在一些實施例中，去除ild101a從隔離層104暴露的部分，以暴露ild101a中的導(dǎo)電結(jié)構(gòu)101c的一部分。在一些實施例中，去除ild101a設(shè)置在導(dǎo)電結(jié)構(gòu)101c上方的部分。在一些實施例中，通過諸如光刻和蝕刻的任何合適的操作去除ild101a的一部分。在一些實施例中，隔離層104具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，在導(dǎo)電結(jié)構(gòu)101c的一部分從ild101a暴露之后，去除設(shè)置在第二介電層107上方的隔離層104。

在一些實施例中，如圖4j所示，光刻膠材料115設(shè)置在隔離層104上方并且設(shè)置在溝槽112內(nèi)。在一些實施例中，去除一些光刻膠材料115，而保留位于溝槽112內(nèi)的一些光刻膠材料115，如圖4k所示。在一些實施例中，與剩余的光刻膠材料115接觸的隔離層104被剩余的光刻膠材料115保護，并且因此在后續(xù)操作中不被去除。在一些實施例中，如圖4k所示，光刻膠113設(shè)置在隔離層104或第二介電層107上方。在一些實施例中，圖案化光刻膠113以暴露隔離層104的一部分。

在操作408中，如圖4l所示，形成凹槽114。在一些實施例中，凹槽114延伸穿過第二介電層107。在一些實施例中，凹槽114還延伸穿過第二氮化物108。在一些實施例中，凹槽114延伸到第一介電層102的一部分中。在一些實施例中，凹槽114設(shè)置在延伸穿過第一介電層102和硅層101b的溝槽112上方。在一些實施例中，凹槽114與溝槽112連接。

在一些實施例中，通過在第二介電層107上方設(shè)置光刻膠113以及去除第二介電層107從光刻膠113暴露或未設(shè)置在光刻膠113下面的部分來形成凹槽114。在一些實施例中，去除不接觸光刻膠材料115的隔離層104。在一些實施例中，圖案化光刻膠113，以暴露第二介電層107的一部分或隔離層104的一部分。在一些實施例中，通過諸如蝕刻的任意合適的操作去除從光刻膠113暴露的第二介電層107的部分和隔離層104的部分，以便形成凹槽114。在一些實施例中，在形成凹槽114之后，從第二介電層107去除光刻膠113。在一些實施例中，在形成凹槽114之后，去除光刻膠113、被光刻膠113覆蓋的隔離層104、以及設(shè)置在溝槽112內(nèi)的光刻膠材料115。

在一些實施例中，凹槽114的寬度w2基本上大于溝槽112的寬度w3。在一些實施例中，寬度w2為約1μm至約3μm。在一些實施例中，寬度w2為約1μm至約1.5μm。在一些實施例中，凹槽114具有基本上小于延伸穿過第一介電層102和硅層101b的溝槽112的長度l。在一些實施例中，凹槽114具有長度l2與寬度w2的縱橫比。在一些實施例中，凹槽114的縱橫比基本上小于延伸穿過第一介電層102和硅層101b的溝槽112的縱橫比。

在操作409中，如圖4m所示，在溝槽112和凹槽114中設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞103。在一些實施例中，設(shè)置導(dǎo)電材料以填充溝槽112和凹槽114。在一些實施例中，通過諸如電鍍等的任何合適的操作設(shè)置導(dǎo)電材料。在一些實施例中，導(dǎo)電材料或?qū)щ姴迦?03包括諸如銅、金、鋁、鎳、鎢、鈀等的導(dǎo)電材料。

在一些實施例中，導(dǎo)電插塞103包括第一部分103a和第二部分103b。在一些實施例中，第一部分103a延伸穿過第一介電層102和硅層101b。在一些實施例中，第一部分103a被第一介電層102和硅層101b包圍。在一些實施例中，第二部分103b延伸穿過第二介電層107。在一些實施例中，第二部分103b被第二介電層107包圍。在一些實施例中，第二部分103b設(shè)置在第一部分103a上方。在一些實施例中，第一部分103a與第二部分103b形成為一體。在一些實施例中，第一部分103a包括與第二部分103b相同的材料。

在一些實施例中，第一部分103a具有從第一介電層102延伸至ild101a的長度l。在一些實施例中，第一部分103a具有沿長度l基本上一致的寬度w。在一些實施例中，第一部分103a的長度l為1μm至約10μm。在一些實施例中，第一部分103a的寬度w為約0.1μm至約0.5μm。在一些實施例中，第一部分103a具有長度l與寬度w的縱橫比。在一些實施例中，第一部分103a的縱橫比基本上大于20。在一些實施例中，第一部分103a具有與如上所述或在圖2中例示的相似的構(gòu)造。

在一些實施例中，第二部分103b具有基本上大于第一部分103a的寬度w的寬度w2。在一些實施例中，寬度w2為約1μm至約3μm。在一些實施例中，寬度w2為約1μm至約1.5μm。在一些實施例中，第二部分103b具有基本上小于第一部分103a的長度l的長度l2。在一些實施例中，第二部分103b具有長度l2與寬度w2的縱橫比。在一些實施例中，第二部分103b的縱橫比基本上小于第一部分103a的縱橫比。在一些實施例中，第二部分103b具有與如上所述或在圖2中例示的相似的構(gòu)造。在一些實施例中，通過方法400形成的半導(dǎo)體結(jié)構(gòu)具有與以上所述或在圖2中例示的半導(dǎo)體結(jié)構(gòu)200相似的構(gòu)造。

在本發(fā)明中，公開了一種半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)包括延伸穿過介電層和襯底的硅層的導(dǎo)電插塞。導(dǎo)電插塞具有沿其長度的基本上一致的寬度。進一步地，導(dǎo)電插塞的寬度或關(guān)鍵尺寸減小，導(dǎo)電插塞的縱橫比增大，并且半導(dǎo)體結(jié)構(gòu)的幾何尺寸減小。

在一些實施例中，一種半導(dǎo)體結(jié)構(gòu)包括：襯底，包括層間電介質(zhì)(ild)和設(shè)置在該ild上方的硅層，其中ild包括設(shè)置在其中的導(dǎo)電結(jié)構(gòu)；設(shè)置在硅層上方的介電層；以及導(dǎo)電插塞，與導(dǎo)電結(jié)構(gòu)電連接并且從介電層延伸穿過硅層至ild，其中，導(dǎo)電插塞具有從介電層延伸至ild的長度和沿該長度基本上一致的寬度。

在一些實施例中，導(dǎo)電插塞被介電層、硅層和ild包圍。在一些實施例中，導(dǎo)電插塞與導(dǎo)電結(jié)構(gòu)耦合。在一些實施例中，寬度為約0.1μm至約0.5μm，或長度為約1μm至約10μm。在一些實施例中，導(dǎo)電插塞具有長與寬的縱橫比，并且縱橫比基本上大于約20。在一些實施例中，介電層包括未摻雜的硅酸鹽玻璃(usg)。在一些實施例中，半導(dǎo)體結(jié)構(gòu)進一步包括隔離層，隔離層包圍導(dǎo)電插塞，以將導(dǎo)電插塞與介電層和硅層絕緣。在一些實施例中，半導(dǎo)體結(jié)構(gòu)進一步包括與襯底的ild接合的第二襯底。

在一些實施例中，一種制造半導(dǎo)體結(jié)構(gòu)的方法包括：提供包括層間電介質(zhì)(ild)和設(shè)置在ild上方的硅層的襯底，在硅層上方設(shè)置介電層，在介電層上方設(shè)置硬掩模，形成從暴露于硬掩模的介電層的的部分延伸至ild的溝槽，以及在溝槽中設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，導(dǎo)電插塞從介電層延伸穿過硅層至ild，并且導(dǎo)電插塞具有從介電層延伸至ild的長度和沿該長度基本上一致的寬度。

在一些實施例中，設(shè)置硬掩模包括在硬掩模上方設(shè)置光刻膠，去除掩模的從光刻膠暴露的部分，以及將光刻膠從掩模去除。在一些實施例中，形成溝槽包括去除被介電層的暴露于硬掩模的部分覆蓋的介電層和硅層。在一些實施例中，溝槽具有從介電層延伸至ild的深度和沿該深度基本上一致的寬度。在一些實施例中，溝槽具有從介電層延伸至ild的約1μm至約10μm的深度，或溝槽具有約0.1μm至約0.5μm的寬度，或溝槽具有溝槽的深度與寬度的縱橫比，并且縱橫比基本上大于30。在一些實施例中，該方法進一步包括從介電層去除硬掩模，或者其中硬掩模為氧化物層。在一些實施例中，該方法進一步包括設(shè)置與溝槽的側(cè)壁共形的隔離層。

在一些實施例中，一種制造半導(dǎo)體結(jié)構(gòu)的方法包括：提供包括層間電介質(zhì)(ild)和設(shè)置在該ild層上方的硅層的襯底，在硅層上方設(shè)置第一介電層，在第一介電層上方設(shè)置第二介電層，在第二介電層上方設(shè)置硬掩模，去除硬掩模的一部分以暴露第二介電層的一部分，形成從第二介電層的一部分延伸至ild的溝槽，從第二介電層去除硬掩模，形成延伸穿過第二介電層的凹槽，以及在溝槽和凹槽中設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，導(dǎo)電插塞包括延伸穿過第一介電層和硅層的第一部分、以及延伸穿過第二介電層的第二部分，并且其中，導(dǎo)電插塞的第一部分具有從第一介電層延伸至ild的長度和沿該長度基本上一致的寬度。

在一些實施例中，導(dǎo)電插塞的第一部分被第一介電層和硅層包圍，并且導(dǎo)電插塞的第二部分被第二介電層包圍。在一些實施例中，凹槽設(shè)置在溝槽上方，或凹槽與溝槽耦合。在一些實施例中，凹槽的寬度基本上大于溝槽的寬度，或者凹槽的寬度為約1μm至約3μm。在一些實施例中，形成凹槽包括在第二介電層上方設(shè)置光刻膠，以及去除第二介電層的從光刻膠暴露的部分。

根據(jù)本發(fā)明的一些實施例，提供了一種半導(dǎo)體結(jié)構(gòu)，包括：襯底，包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層，其中，所述層間電介質(zhì)包括設(shè)置在所述層間電介質(zhì)中的導(dǎo)電結(jié)構(gòu)；介電層，設(shè)置在所述硅層上方；以及導(dǎo)電插塞，與所述導(dǎo)電結(jié)構(gòu)電連接并且從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，其中，所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

在上述半導(dǎo)體結(jié)構(gòu)中，所述導(dǎo)電插塞被所述介電層、所述硅層和所述層間電介質(zhì)包圍。

在上述半導(dǎo)體結(jié)構(gòu)中，所述導(dǎo)電插塞與所述導(dǎo)電結(jié)構(gòu)連接。

在上述半導(dǎo)體結(jié)構(gòu)中，所述寬度為約0.1μm至約0.5μm，或所述長度為約1μm至約10μm。

在上述半導(dǎo)體結(jié)構(gòu)中，所述導(dǎo)電插塞具有所述長度與所述寬度的縱橫比，并且所述縱橫比大于20。

在上述半導(dǎo)體結(jié)構(gòu)中，所述介電層包括未摻雜的硅酸鹽玻璃(usg)。

在上述半導(dǎo)體結(jié)構(gòu)中，進一步包括隔離層，所述隔離層包圍所述導(dǎo)電插塞，以將所述導(dǎo)電插塞與所述介電層和所述硅層絕緣。

在上述半導(dǎo)體結(jié)構(gòu)中，進一步包括與所述襯底的層間電介質(zhì)接合的第二襯底。

根據(jù)本發(fā)明的另一些實施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置介電層；在所述介電層上方設(shè)置硬掩模；形成從所述介電層的暴露于所述硬掩模的部分延伸至所述層間電介質(zhì)的溝槽；以及在所述溝槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞從所述介電層延伸穿過所述硅層至所述層間電介質(zhì)，并且所述導(dǎo)電插塞具有從所述介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

在上述方法中，設(shè)置所述硬掩模包括在所述硬掩模上方設(shè)置光刻膠，去除所述硬掩模的從所述光刻膠暴露的部分，以及從所述硬掩模去除所述光刻膠。

在上述方法中，形成所述溝槽包括去除被所述介電層的暴露于所述硬掩模的部分覆蓋的所述介電層和所述硅層。

在上述方法中，所述溝槽具有從所述介電層延伸至所述層間電介質(zhì)的深度、以及沿所述深度一致的寬度。

在上述方法中，所述溝槽具有從所述介電層延伸至所述層間電介質(zhì)的1μm至10μm的深度，或所述溝槽具有0.1μm至0.5μm的寬度，或所述溝槽具有所述溝槽的所述深度與所述寬度的縱橫比，并且所述縱橫比大于30。

在上述方法中，進一步包括從所述介電層去除所述硬掩模，或者其中所述硬掩模為氧化物層。

在上述方法中，進一步包括設(shè)置與所述溝槽的側(cè)壁共形的隔離層。

根據(jù)本發(fā)明的又一些實施例，還提供了一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括：提供包括層間電介質(zhì)和設(shè)置在所述層間電介質(zhì)上方的硅層的襯底；在所述硅層上方設(shè)置第一介電層；在所述第一介電層上方設(shè)置第二介電層；在所述第二介電層上方設(shè)置硬掩模；去除所述硬掩模的一部分以暴露所述第二介電層的一部分；形成從所述第二介電層的所述一部分延伸至所述層間電介質(zhì)的溝槽；從所述第二介電層去除所述硬掩模；形成延伸穿過所述第二介電層的凹槽；以及在所述溝槽和所述凹槽內(nèi)設(shè)置導(dǎo)電材料以形成導(dǎo)電插塞，其中，所述導(dǎo)電插塞包括延伸穿過所述第一介電層和所述硅層的第一部分、以及延伸穿過所述第二介電層的第二部分，并且其中，所述導(dǎo)電插塞的所述第一部分具有從所述第一介電層延伸至所述層間電介質(zhì)的長度和沿所述長度一致的寬度。

在上述方法中，所述導(dǎo)電插塞的所述第一部分被所述第一介電層和所述硅層包圍，并且所述導(dǎo)電插塞的所述第二部分被所述第二介電層包圍。

在上述方法中，所述凹槽設(shè)置在所述溝槽上方，或所述凹槽與所述溝槽連接。

在上述方法中，所述凹槽的寬度大于所述溝槽的寬度，或者所述凹槽的所述寬度為1μm至3μm。

在上述方法中，形成所述凹槽包括在所述第二介電層上方設(shè)置光刻膠，以及去除所述第二介電層的從所述光刻膠暴露的部分。

以上論述了若干實施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本文所介紹的實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替代以及改變。