本發(fā)明的實施例總體涉及半導體領(lǐng)域，更具體地，涉及半導體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

半導體器件用于各種電子應用，例如，諸如個人電腦、手機、數(shù)碼相機和其他電子設(shè)備。通過不斷減小最小特征尺寸，半導體工業(yè)持續(xù)提高各種電子部件(例如，晶體管、二極管、電阻器、電容器等)的集成度，這使得更多部件集成到給定區(qū)域中。

集成電路中的“互連件”是指連接各種電子部件的導線。除在接觸區(qū)域上以外，互連導線通過絕緣層與襯底分開。隨著部件密度的增大，互連結(jié)構(gòu)的導線的寬度以及導線之間的間隔也按比例變小了。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個方面，提供了一種半導體結(jié)構(gòu)，包括：襯底；至少一個第一柵極結(jié)構(gòu)，位于所述襯底上；至少一個第一間隔件，位于所述第一柵極結(jié)構(gòu)的至少一個側(cè)壁上；至少一個源漏結(jié)構(gòu)，鄰近于所述第一間隔件；以及導電插塞，電連接至所述源漏結(jié)構(gòu)，同時在所述導電插塞與所述第一間隔件之間留下間隙。

根據(jù)本發(fā)明的另一方面，提供了一種半導體結(jié)構(gòu)，包括：襯底；至少一個柵極結(jié)構(gòu)，位于所述襯底上；至少一個源漏結(jié)構(gòu)，位于所述襯底上；至少一個介電層，至少位于所述柵極結(jié)構(gòu)上，并且所述至少一個介電層中具有開口，其中，所述源漏結(jié)構(gòu)通過所述開口露出；以及導電插塞，至少通過所述開口電連接至所述源漏結(jié)構(gòu)，同時所述導電插塞和所述開口的至少一個側(cè)壁之間留下間隙。

根據(jù)本發(fā)明的又一方面，提供了一種制造半導體結(jié)構(gòu)的方法，所述方法包括：在至少一個柵極結(jié)構(gòu)和至少一個源漏結(jié)構(gòu)上形成介電層；在所述介電層中形成開口以露出所述源漏結(jié)構(gòu)；在所述開口的至少一個側(cè)壁上形成保護層；在所述開口中形成導電插塞，其中，所述導電插塞電連接至所述源漏結(jié)構(gòu)；以及在形成所述導電插塞后，去除所述保護層。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以最佳地理解本發(fā)明的各個方面。應該注意，根據(jù)工業(yè)中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1至圖8是根據(jù)本發(fā)明的一些實施例的在各個階段的制造半導體器件的方法的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多不同實施例或?qū)嵗糜趯崿F(xiàn)所提供主題的不同特征。下面將描述元件和布置的特定實例以簡化本發(fā)明。當然這些僅僅是實例并不旨在限定本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復參考數(shù)字和/或字母。這種重復僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為便于描述，空間相對術(shù)語如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等在本文可用于描述附圖中示出的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系?？臻g相對術(shù)語旨在包括除了附圖中所示的方位之外，在使用中或操作中的器件的不同方位。裝置可以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，本文使用的空間相對描述符可同樣地作相應解釋。

除非上下文清楚地表明，否則單數(shù)“一”，“一個”和“該”旨在也包括復數(shù)形式。應當進一步理解，當在本發(fā)明中使用術(shù)語“包括”和/或“包含”，或“包括”和/或“包括”或“具有”和/或“有”時，指定闡述的部件、區(qū)域、整數(shù)、步驟、操作、元件、和/或組件的存在，但不排除附加的一個或多個其他部件、區(qū)域、整數(shù)、步驟、操作、元件、組件和/或它們的組的存在。

應當理解，當將一個元件稱為位于另一元件“上”時，該元件可以直接位于另一元件上或者在該元件和另一元件之間可以存在插入的元件。相反，當將一個元件稱為直接位于另一元件“上”時，則不存在插入元件。如本文中所使用的，術(shù)語“和/或”包括一個或多個所列舉的相關(guān)物質(zhì)的任何和所有組合。

除非另有規(guī)定，本文使用的所有術(shù)語(包括技術(shù)術(shù)語和科學術(shù)語)具有如本發(fā)明所屬領(lǐng)域的普通技術(shù)人員通常理解的相同的含義。還應該理解，諸如常用字典定義的那些術(shù)語應該解釋為具有與它們在相關(guān)領(lǐng)域和本發(fā)明的上下文中的含義一致的含義，而不應該解釋為理想化的或過于正式的含義，除非本文明確地加以定義。

圖1至圖8是根據(jù)本發(fā)明的一些實施例的制造半導體器件的方法在不同階段的截面圖。

參考圖1。形成半導體結(jié)構(gòu)。該半導體結(jié)構(gòu)包括襯底110、柵極結(jié)構(gòu)121和123和至少一個源漏(source drain)結(jié)構(gòu)130。柵極結(jié)構(gòu)121和123分別存在于襯底110上。源漏結(jié)構(gòu)130存在于襯底110上且鄰近于柵極結(jié)構(gòu)121和123。換言之，源漏結(jié)構(gòu)130存在于柵極結(jié)構(gòu)121和123之間。應該注意，柵極結(jié)構(gòu)121和123的數(shù)量和源漏結(jié)構(gòu)130的數(shù)量是說明性的，但不應該限制本發(fā)明的各個實施例。本領(lǐng)域的技術(shù)人員可以根據(jù)實際情況來選擇合適數(shù)量的柵極結(jié)構(gòu)121和123和源漏結(jié)構(gòu)130。

在一些實施例中，襯底110可由半導體材料制成，并且其中可包括諸如漸變層或埋入氧化物。在一些實施例中，襯底110包括可以未摻雜或摻雜(例如，p型、n型或它們的組合)的塊狀硅?？梢允褂眠m于形成半導體器件的其他材料。例如，鍺、石英、藍寶石和玻璃可選擇用于襯底110。可選地，襯底110可以是絕緣體上半導體(SOI)襯底或多層結(jié)構(gòu)中的有源層，諸如形成在塊狀硅層上的硅鍺層。

在一些實施例中，柵極介電層、擴散阻擋層、金屬層、阻擋層、潤濕層和填充金屬的至少一個疊層形成柵極結(jié)構(gòu)121和123中的至少一個。換言之，柵極結(jié)構(gòu)121和123中的至少一個可以包括柵極介電層、擴散阻擋層、金屬層、阻擋層、潤濕層和填充金屬的疊層。

在一些實施例中，柵極介電層包括為介電層的界面層(IL，柵極介電層的下部)。在一些實施例中，IL包括諸如氧化硅層的氧化物層，該氧化物層可以對通過襯底110的熱氧化、化學氧化或沉積步驟形成。柵極介電層還可以包括高k介電層(柵極介電層的上部)，高k介電層包括高k介電材料，諸如氧化鉿、氧化鑭、氧化鋁或它們的組合。高k介電材料的介電常數(shù)(k值)高于約3.9，并且可以高于約7，并且有時高達約21或更高。高k介電層位于IL上方并且可以與IL接觸。

在一些實施例中，擴散阻擋層包括TiN、TaN或它們的組合。例如，擴散阻擋層可以包括TiN層(擴散阻擋層的下部)和在TiN層上方的TaN層(擴散阻擋層的上部)。

當柵極結(jié)構(gòu)121和123中的一個形成n型金屬氧化物半導體(MOS)器件時，金屬層與擴散阻擋層接觸。例如，在擴散阻擋層包括TiN層和TaN層的實施例中，金屬層可以與TaN層物理接觸。在柵極結(jié)構(gòu)121和123中的一個形成p型MOS器件的可選實施例中，附加的TiN層形成在TaN層(在擴散阻擋層中)和覆蓋金屬層之間，并且與TaN層和覆蓋金屬層接觸。附加的TiN層為pMOS器件提供了合適的功函，其功函高于中間禁帶的功函(約4.5電子伏特)，該中間禁帶的功函在價帶的中間和硅的導帶中。比中間禁帶的功函高的功函被稱為p功函，并且具有p功函的各個金屬被稱為p金屬。

金屬層為nMOS器件提供合適的功函，該功函比中間禁帶的功函低。比中間禁帶的功函低的功函被稱為n功函，并且具有n功函的相應金屬可被稱為n金屬。在一些實施例中，金屬層是功函低于約4.3電子伏特的n金屬。金屬層的功函也可以在約3.8電子伏特至約4.6電子伏特的范圍內(nèi)。根據(jù)一些實施例，金屬層可包括鋁鈦(TiAl)(其可以包括、不含或基本上不含其它元素)。金屬層的形成可通過物理汽相沉積(PVD)來實現(xiàn)。根據(jù)本發(fā)明的一些實施例，金屬層在室溫下(例如，從約20℃到約25℃)形成。在可選實施例中，在比室溫高的升高溫度下(例如，高于約200℃)形成金屬層。

在一些實施例中，阻擋層可包括TiN。阻擋層可通過原子層沉積(ALD)而形成。

潤濕層具有粘附(和潤濕)在隨后的填充金屬的回流期間形成的填充金屬的能力。在一些實施例中，潤濕層是鈷層，可用原子層沉積(ALD)或化學汽相沉積(CVD)來形成潤濕層。

填充金屬可包括鋁、鋁合金(例如，鋁鈦)、鎢、或銅，也可用物理汽相沉積(PVD)、化學汽相沉積(CVD)等形成填充金屬?？梢曰亓魈畛浣饘?。潤濕層的形成改善了填充金屬對下面各層的潤濕。

源漏結(jié)構(gòu)130可通過將雜質(zhì)摻雜至至少一個有源半導體鰭中形成，例如利用光刻技術(shù)通過圖案化和蝕刻襯底110來形成有源半導體鰭。在所得的MOS器件為nMOS器件的一些實施例中，諸如磷或砷的n型雜質(zhì)可摻雜在源漏結(jié)構(gòu)130中。在所得的MOS器件是pMOS器件的其他一些實施例中，可在源漏結(jié)構(gòu)130中摻雜諸如硼或BF₂的p型雜質(zhì)。

可選地，源漏結(jié)構(gòu)130可通過例如外延生長來形成。在這些實施例中，源漏結(jié)構(gòu)130可用作源漏應力源，以增強半導體器件的載流子遷移率和器件性能。源漏結(jié)構(gòu)130可用循環(huán)沉積和蝕刻(CDE)工藝來形成。CDE工藝包括外延沉積/部分蝕刻工藝，并且重復外延沉積/部分蝕刻工藝至少一次。

在所得的MOS器件為nMOS器件的一些實施例中，源漏結(jié)構(gòu)130可以是n型外延結(jié)構(gòu)。在所得的MOS器件是pMOS器件的一些實施例中，源漏結(jié)構(gòu)130可以是p型外延結(jié)構(gòu)。n型外延結(jié)構(gòu)可以由SIP、SiC、SiPC、Si、III-V族化合物半導體材料或它們的組合制成，而p型外延結(jié)構(gòu)可由SiGe、SiGeC、Ge、Si、III-V族化合物半導體材料或它們的組合制成。在形成n型外延結(jié)構(gòu)期間，諸如磷或砷的n型雜質(zhì)可在外延進程中摻雜。例如，當n型外延結(jié)構(gòu)包括SiP或SiC時，摻雜n型雜質(zhì)。此外，在形成p型外延結(jié)構(gòu)期間，諸如硼或BF₂的p型雜質(zhì)可在外延進程中摻雜。例如，當p型外延結(jié)構(gòu)包括SiGe時，摻雜p型雜質(zhì)。外延工藝包括CVD沉積技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合適工藝。源漏結(jié)構(gòu)130可以原位摻雜。如果源漏結(jié)構(gòu)130沒有原位摻雜，執(zhí)行第二注入工藝(即，結(jié)注入工藝)以摻雜源漏結(jié)構(gòu)130?？梢詧?zhí)行一次或多次退火工藝以活化源漏結(jié)構(gòu)130。該退火工藝包括快速熱退火(RTA)和/或激光退火工藝。

此外，間隔件141存在于柵極結(jié)構(gòu)121的側(cè)壁上，并且間隔件143存在于柵極結(jié)構(gòu)123的側(cè)壁上。在一些實施例中，間隔物140和143中的至少一個包括一個或多個層(包括氮化硅、氮氧化硅、氧化硅或其它介電材料)?？捎玫男纬煞椒òǖ入x子增強化學汽相沉積(PECVD)、低壓化學汽相沉積(LPCVD)、次大氣壓化學汽相沉積(SACVD)和其他沉積方法。

此外，硬掩模層145存在于柵極結(jié)構(gòu)121的頂表面，而硬掩模層147存在于柵極結(jié)構(gòu)123的頂表面。例如，硬掩模層145和147可以包括氮化硅等。硬掩模層145和147可以用化學汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、其它合適的工藝或它們的組合來形成。

然后，在柵極結(jié)構(gòu)121和123以及源漏結(jié)構(gòu)130上形成介電層150。介電層150是層間介電(ILD)層。介電層150由諸如氧化硅、氮化硅、氮氧化硅或它們的組合的介電材料制成。在一些實施例中，介電層150由低k介電材料制成，以改善電阻-電容(RC)延遲。低k介電材料的介電常數(shù)小于二氧化硅(SiO₂)的介電常數(shù)。一種降低介電材料的介電常數(shù)的方法是引入碳(C)或氟(F)原子。例如，在SiO₂(k＝3.9)中，引入C原子以形成氫化的摻碳的氧化硅(SiCOH)(k介于2.7和3.3之間)，或引入F原子以形成氟硅酸鹽玻璃(FSG)(k介于3.5和3.9之間)減小了SiO₂的介電常數(shù)。在一些實施例中，例如，低k介電材料是摻雜納米孔碳的氧化物(CDO)、黑金剛石(BD)、苯并環(huán)丁烯(BCB)基聚合物、芳香族(烴)熱固性聚合物(ATP)、氫倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚亞芳基醚(PAE)、摻氮的類金剛石碳(DLC)或它們的組合。例如，介電層150由化學汽相沉積(CVD)、旋涂或它們的組合形成。

參考圖2。在介電層150中形成開口151，以露出源漏結(jié)構(gòu)130和間隔件141和143的至少一個的至少一部分。通過光刻和蝕刻工藝形成開口151。光刻和蝕刻工藝包括應用光刻膠、曝光、顯影、蝕刻和去除光刻膠。例如，通過旋涂在介電層150上施加光刻膠。然后預烘烤光刻膠以去除過量的光刻膠溶劑。在預烘烤后，將光刻膠暴露于強光的圖案。

例如，強光是具有約436納米波長的G線、具有約365納米波長的I線、具有約248納米波長的氟化氪(KrF)準分子激光、具有約193納米波長的氟化物(ARF)準分子激光、具有約157納米波長的氟化物(F₂)準分子激光或它們的組合。在曝光期間，可用折射率大于1的液體介質(zhì)填充曝光工具的最后透鏡與光刻膠的表面之間的間隔，以增強光刻的分辨率。曝光引起化學變化，使得光刻膠的一些溶解于顯影劑。

然后，在顯影之前可以實施曝光后烘烤(PEB)以有助于減少由入射光的相消和相長干涉圖案而造成的駐波現(xiàn)象。然后將顯影劑施加至光刻膠上以去除光刻膠中可溶解于顯影劑中的部分。然后，硬烘烤剩余的光刻膠以固化剩余的光刻膠。

蝕刻介電層150的未被剩余的光刻膠保護的部分以形成開口151。介電層150的蝕刻可以是干刻蝕，如反應離子蝕刻(RIE)、等離子體增強(PE)蝕刻或電感應耦合等離子體(ICP)蝕刻。在一些實施例中，當介電層150由氧化硅制成時，可以用氟基RIE來形成開口151。例如，用于干蝕刻介電層150的氣體蝕刻劑是CF₄/O₂。

在形成開口151之后，通過諸如等離子灰化、剝離或它們的組合從介電層150處去除光刻膠。等離子體灰化使用等離子體源以產(chǎn)生諸如氧或氟的單原子活性物質(zhì)?；钚晕镔|(zhì)與光刻膠結(jié)合以形成灰，使用真空泵去除灰。剝離使用諸如丙酮或苯酚(phenol)溶劑的光刻膠剝離劑，以從介電層150處去除光刻膠。

參考圖3。保護層160形成在介電層150的頂表面上、開口151的至少一個側(cè)壁上(即，介電層150的至少一個側(cè)壁和露出的間隔件141和143的至少一部分)和露出的源漏結(jié)構(gòu)130上。例如，保護層160可包括氮化硅、氧化硅、氮氧化硅等。使用原子層沉積(ALD)、其它合適工藝或它們的組合形成保護層160。

如圖4所示，執(zhí)行各向異性蝕刻以去除在介電層150和露出的源漏結(jié)構(gòu)130的頂表面上的保護層160同時保護層160仍覆蓋開口151的側(cè)壁(即，介電層150和間隔件141和143的側(cè)壁)。因此，源漏結(jié)構(gòu)130從保護層160露出。在一些實施例中，各向異性蝕刻可以是干刻蝕，如反應離子蝕刻(RIE)、等離子體增強(PE)蝕刻或電感應耦合等離子體(ICP)蝕刻。

在圖5中，導電層170過填充開口151，然后去除在開口151外面的過量的導電層170。導電層170由金屬(如銅(Cu)、鋁(Al)、鎢(W)、鎳(Ni)、鈷(Co)、鈦(Ti)、鉑(Pt)、鉭(Ta)或它們的組合)制成。例如，通過電化學沉積、物理汽相沉積(PVD)、化學汽相沉積(CVD)或它們的組合形成導電層170。

然后，通過去除工藝來去除在開口151外面的過量的導電層170。在一些實施例中，例如，通過化學機械拋光(CMP)工藝來去除過載(over load)的導電材料170。在一些實施例中，當導電層170由銅(Cu)制成時，CMP漿料由諸如懸浮研磨顆粒、氧化劑和腐蝕抑制劑的混合物制成，并且CMP漿料是酸性的。在CMP工藝之后，在開口151中形成導電插塞171(導電層170)。導電插塞171電連接至源漏結(jié)構(gòu)130。

參考圖6。然后，回蝕介電層150以露出保護層160的至少一部分。介電層150的蝕刻可以是干刻蝕，如反應離子蝕刻(RIE)、等離子體增強(PE)蝕刻或電感應耦合等離子體(ICP)蝕刻。在一些實施例中，當介電層150由氧化硅制成時，可以用氟基RIE來回蝕介電層150。例如，用于干蝕刻介電層150的氣體蝕刻劑是CF₄/O₂。

然后如圖6和圖7所示，去除保護層160，使得間隙191存在于導電插塞171與開口151的至少一個側(cè)壁(即，介電層150的側(cè)壁，間隔件141和143的側(cè)壁)之間。在一些實施例中，可以執(zhí)行選擇性濕蝕刻工藝以去除保護層160，其中，選擇性濕蝕刻工藝是化學蝕刻工藝。濕蝕刻溶液包括熱磷酸溶液。濕蝕刻工藝具有可以調(diào)節(jié)的蝕刻參數(shù)，諸如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、蝕刻劑流率和其他合適的參數(shù)。

參考圖7。在介電層150和導電插塞171上形成至少一個停止層180，使得介電層150和導電插塞171被停止層180覆蓋。例如，停止層180可包括氮氧化硅、碳化硅、氮氧碳化硅、氮化硅或摻雜碳的氮化硅等?？梢允褂没瘜W汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、其它合適工藝或它們的組合來形成停止層180。

在本發(fā)明另一個方面，提供了半導體結(jié)構(gòu)100。半導體結(jié)構(gòu)100包括襯底110、柵極結(jié)構(gòu)121和123、間隔件141和143、源漏結(jié)構(gòu)130和導電插塞171。柵極結(jié)構(gòu)121和123存在于襯底110上。間隔件141存在于柵極結(jié)構(gòu)121的至少一個側(cè)壁上，間隔件143存在于柵極結(jié)構(gòu)123的至少一個側(cè)壁上。源漏結(jié)構(gòu)130鄰近間隔件141和143，并且源漏結(jié)構(gòu)130存在于間隔件141和143之間。導電插塞171電連接到源漏結(jié)構(gòu)130，同時在導電插塞171和間隔件141之間以及導電插塞171和間隔件143之間保留間隙191。

半導體結(jié)構(gòu)100還包括介電層150。介電層150存在于柵極結(jié)構(gòu)121和123的至少一個上，并且在其中具有開口151。源漏結(jié)構(gòu)130通過開口151露出，并且導電插塞171的至少一部分存在于開口151中。導電插塞171至少通過開口151電連接至源漏結(jié)構(gòu)130，同時在導電插塞171和開口151的至少一個側(cè)壁之間保留間隙191。

半導體結(jié)構(gòu)100還包括在柵極結(jié)構(gòu)121的頂表面上的掩模層145，以及在柵極結(jié)構(gòu)123的頂表面上的硬掩模層147。換言之，硬掩膜層145存在于柵極結(jié)構(gòu)121和介電層150之間，并且硬掩膜層147存在于柵極結(jié)構(gòu)123和介電層150之間。

此外，間隔件141和143的至少一部分通過開口151露出，同時間隙191還存在于導電插塞171和間隔件141的部分之間以及導電插塞171和間隔件143的部分之間。

間隙191中可具有氣體。換言之，間隙191可以是氣體填充。本發(fā)明的實施例不限制于此。根據(jù)實際應用，本領(lǐng)域的普通技術(shù)人員可以對間隙191做出適當?shù)男薷摹?/p>

具體地，導電插塞171從開口151處突出。本發(fā)明的實施例不限制于此。根據(jù)實際應用，本領(lǐng)域的普通技術(shù)人員可以對導電插塞171做出適當?shù)男薷摹?/p>

在本發(fā)明的一些實施例中，間隙191形成在導電插塞171和間隔件141之間以及導電插塞171和間隔件143之間。換言之，間隙191形成在導電插塞171和開口151的至少一個側(cè)壁之間。由于空氣的介電常數(shù)是1，其遠低于介電材料，所以導電插塞171和柵極結(jié)構(gòu)121和123之間的電隔離將變得更好。因此，器件性能將變得更好并且寄生電容將變得更小。此外，因為器件性能將變更好，減小了光刻、蝕刻工藝和套刻(overlay)控制的負擔而沒有影響器件的產(chǎn)率。此外，由于寄生電容將變更小，因此可進一步減小半導體結(jié)構(gòu)100的尺寸。

根據(jù)本發(fā)明的一些實施例，一種半導體結(jié)構(gòu)包括襯底、至少一個第一柵極結(jié)構(gòu)、至少一個第一間隔件、至少一個源漏結(jié)構(gòu)和導電插塞。所述第一柵極結(jié)構(gòu)在所述襯底上。所述第一間隔件在所述第一柵極結(jié)構(gòu)的至少一個側(cè)壁上。所述源漏結(jié)構(gòu)鄰近所述第一間隔件。所述導電插塞電連接至所述源漏結(jié)構(gòu)，同時在所述導電插塞和所述第一間隔件之間保留間隙。

在一些實施例中，所述間隙中具有氣體。

在一些實施例中，該半導體結(jié)構(gòu)還包括：至少一個第二柵極結(jié)構(gòu)，位于所述襯底上；至少一個第二間隔件，位于所述第二柵極結(jié)構(gòu)的至少一個側(cè)壁上，其中，所述源漏結(jié)構(gòu)位于所述第一間隔件和所述第二間隔件之間。

在一些實施例中，所述間隙還存在于所述導電插塞和所述第二間隔件之間。

在一些實施例中，該半導體結(jié)構(gòu)還包括：介電層，至少位于所述第一柵極結(jié)構(gòu)上，所述介電層中具有開口，其中，所述導電插塞的至少一部分位于所述開口中，并且所述間隙還位于所述導電插塞和所述開口的至少一個側(cè)壁之間。

在一些實施例中，所述導電插塞從所述開口處突出。

在一些實施例中，所述源漏結(jié)構(gòu)包括至少一個源漏應力源。

在一些實施例中，該半導體結(jié)構(gòu)還包括：硬掩模層，位于所述第一柵極結(jié)構(gòu)的頂面上。

根據(jù)本發(fā)明的一些實施例，一種半導體結(jié)構(gòu)包括襯底、至少一個柵極結(jié)構(gòu)、至少一個源漏結(jié)構(gòu)、至少一個介電層和導電插塞。所述柵極結(jié)構(gòu)位于所述襯底上。所述源漏結(jié)構(gòu)位于所述襯底上。所述介電層至少位于所述柵極結(jié)構(gòu)上，并且其中具有開口，其中，所述源漏結(jié)構(gòu)通過所述開口露出。導電插塞至少通過所述開口電連接到所述源漏結(jié)構(gòu)，同時在所述導電插塞和所述開口的至少一個側(cè)壁之間保留間隙。

在一些實施例中，該半導體結(jié)構(gòu)還包括：至少一個間隔件，位于所述柵極結(jié)構(gòu)的至少一個側(cè)壁上，其中，所述間隔件的至少一部分通過所述開口露出，并且所述間隙還存在于所述導電插塞和所述間隔件的所述部分之間。

在一些實施例中，所述間隙是氣體填充。

在一些實施例中，所述導電插塞從所述開口處突出。

在一些實施例中，該半導體結(jié)構(gòu)還包括：硬掩膜層，位于所述柵極結(jié)構(gòu)和所述介電層之間。

根據(jù)本發(fā)明的一些實施例，一種制造半導體結(jié)構(gòu)的方法，包括以下步驟。形成介電層，所述介電層位于至少一個柵極結(jié)構(gòu)和至少一個源漏結(jié)構(gòu)上。在所述介電層中形成開口以露出所述源漏結(jié)構(gòu)。形成保護層，所述保護層位于所述開口的至少一個側(cè)壁上。在所述開口中形成導電插塞，其中，所述導電插塞電連接至所述源漏結(jié)構(gòu)。在形成導電插塞之后，去除保護層。

在一些實施例中，該方法還包括：在形成所述導電插塞后，回蝕所述介電層以露出所述保護層的至少一部分。

在一些實施例中，所述開口還露出在所述柵極結(jié)構(gòu)的至少一個側(cè)壁上的至少一個側(cè)壁的至少一部分。

在一些實施例中，形成所述保護層還包括在所述間隔件的所述部分上形成所述保護層。

在一些實施例中，形成所述保護層還包括在露出的所述源漏結(jié)構(gòu)上形成所述保護層；以及還包括：在形成所述導電插塞之前，去除在所述源漏結(jié)構(gòu)上的所述保護層的至少一部分，以露出所述源漏結(jié)構(gòu)。

在一些實施例中，該方法還包括：在所述介電層和所述導電插塞上形成至少一個停止層。

在一些實施例中，通過化學蝕刻去除所述保護層。

以上論述了若干實施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達到與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進行多種變化、替換以及改變。