本申請要求于2015年11月30日提交的美國臨時專利申請第62/261,289號的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明的實施例涉及半導(dǎo)體集成電路，更具體地，涉及具有全環(huán)柵結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。

背景技術(shù)：

隨著半導(dǎo)體工業(yè)在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術(shù)工藝節(jié)點，來自制造和設(shè)計問題的挑戰(zhàn)已經(jīng)引起了三維設(shè)計的發(fā)展，諸如多柵極場效應(yīng)晶體管(FET)(鰭式fin FET(Fin FET)和全環(huán)柵(GAA)FET)。在Fin FET中，柵電極鄰近于溝道區(qū)域的三個側(cè)面，同時柵極介電層介于柵電極與溝道區(qū)域之間。因為柵極結(jié)構(gòu)在三個側(cè)面上圍繞(包裹)鰭，因此該晶體管實質(zhì)上具有三個控制流經(jīng)鰭或溝道區(qū)域的電流的柵極。不幸地，第四側(cè)，該溝道的底部遠離柵電極，因此不受柵極的緊密控制。相反地，在GAA FET中，溝道區(qū)域的所有側(cè)面均被柵電極圍繞，由于更陡的亞閾值電流擺幅(SS)和更小的漏極感應(yīng)勢壘降低(DIBL)，使得溝道區(qū)域中的耗盡更為充分并且短溝道效應(yīng)更小。

隨著晶體管尺寸按比例不斷縮小至亞10至15nm技術(shù)節(jié)點，需要GAAFET的進一步改進。

技術(shù)實現(xiàn)要素：

根據(jù)本發(fā)明的一個方面，提供了一種制造半導(dǎo)體器件的方法，包括：在襯底上方形成交替地堆疊在第一方向上的第一半導(dǎo)體層和第二半導(dǎo)體層的堆疊結(jié)構(gòu)；將所述堆疊結(jié)構(gòu)圖案化為鰭結(jié)構(gòu)；在所述鰭結(jié)構(gòu)上方形成隔離絕緣層；在所述隔離絕緣層上方形成覆蓋層；圖案化所述覆蓋層以形成開口和剩余的邊界部分；通過所述開口使所述隔離絕緣層凹進以部分地暴露所述鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)的端部掩埋在所述隔離絕緣層中；去除部分地暴露的所述鰭結(jié)構(gòu)中的所述第二半導(dǎo)體層，從而暴露所述第一半導(dǎo)體層；在去除所述第二半導(dǎo)體層的暴露的所述鰭結(jié)構(gòu)上方形成犧牲柵極結(jié)構(gòu)，從而使得所述犧牲柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分而所述鰭結(jié)構(gòu)的剩余部分暴露，所述剩余部分為源極/漏極區(qū)域并且所述鰭結(jié)構(gòu)中由所述犧牲柵極結(jié)構(gòu)覆蓋的所述部分為溝道區(qū)域；在所述源極/漏極區(qū)域中的暴露的所述第一半導(dǎo)體層上形成外延源極/漏極結(jié)構(gòu)，從而使得所述外延源極/漏極結(jié)構(gòu)包裹在所述源極/漏極區(qū)域中的暴露的所述第一半導(dǎo)體層的每個周圍；去除所述犧牲柵極結(jié)構(gòu)以暴露所述鰭結(jié)構(gòu)的所述溝道區(qū)域；以及在所述溝道區(qū)域中的暴露的所述第一半導(dǎo)體層周圍形成柵極介電層和柵電極層。

根據(jù)本發(fā)明的另一方面，提供了一種制造半導(dǎo)體器件的方法，包括：在襯底上方形成交替地堆疊在第一方向上的第一半導(dǎo)體層和第二半導(dǎo)體層的堆疊結(jié)構(gòu)；將所述堆疊結(jié)構(gòu)圖案化為鰭結(jié)構(gòu)；在所述鰭結(jié)構(gòu)上方形成隔離絕緣層；在所述隔離絕緣層上方形成覆蓋層；圖案化所述覆蓋層以形成開口和剩余的邊界部分；通過所述開口使所述隔離絕緣層凹進以部分地暴露所述鰭結(jié)構(gòu)，所述鰭結(jié)構(gòu)的端部掩埋在所述隔離絕緣層中；部分地去除部分地暴露的所述鰭結(jié)構(gòu)中的所述第二半導(dǎo)體層；在部分地去除所述第二半導(dǎo)體層的暴露的所述鰭結(jié)構(gòu)上方形成犧牲柵極結(jié)構(gòu)，從而使得所述犧牲柵極結(jié)構(gòu)覆蓋所述鰭結(jié)構(gòu)的部分而所述鰭結(jié)構(gòu)的剩余部分保持暴露，所述剩余部分為源極/漏極區(qū)域并且所述鰭結(jié)構(gòu)中由所述犧牲柵極結(jié)構(gòu)覆蓋的所述部分為溝道區(qū)域；在所述源極/漏極區(qū)域中的暴露的所述鰭結(jié)構(gòu)上形成外延源極/漏極結(jié)構(gòu)；去除所述犧牲柵極結(jié)構(gòu)以暴露所述鰭結(jié)構(gòu)的所述溝道區(qū)域；以及在所述溝道區(qū)域中的所述鰭結(jié)構(gòu)上方形成柵極介電層和柵電極層。

根據(jù)本發(fā)明的又一方面，提供了一種半導(dǎo)體器件，包括：第一溝道層，設(shè)置在襯底上方；第一源極/漏極區(qū)域，設(shè)置在所述襯底上方；柵極介電層，設(shè)置在所述第一溝道層的每個上；以及柵電極層，設(shè)置在所述柵極介電層上，其中：所述第一溝道層的每個均包括由第一半導(dǎo)體材料制成的半導(dǎo)體線，所述半導(dǎo)體線穿過所述第一源極/漏極區(qū)域并且進入錨狀區(qū)域，以及在所述錨狀區(qū)域處，所述半導(dǎo)體線不具有所述柵電極層并且不具有所述柵極介電層，并且夾置在第二半導(dǎo)體材料之間。

附圖說明

當(dāng)結(jié)合附圖進行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明的各個方面。應(yīng)該強調(diào)，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖18C示出了根據(jù)本發(fā)明的一個實施例的用于制造GAA FET器件的示例性順序工藝。

圖19A至圖21C示出了根據(jù)本發(fā)明的另一實施例的GAA FET器件的示例性結(jié)構(gòu)。

具體實施方式

應(yīng)該理解，以下公開內(nèi)容提供了許多用于實現(xiàn)本發(fā)明的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，元件的尺寸不限于所公開的范圍或值，但可能依賴于工藝條件和/或器件期望的性質(zhì)。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。為了簡單和清楚的目的，各個部件可以以任意比例繪制。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相對術(shù)語，以描述如圖所示的一個元件或部件與另一個(或另一些)原件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作出相應(yīng)的解釋。此外，術(shù)語“由…制成”可以意味著“包括”或“由…組成”。

圖1至圖18C示出了根據(jù)本發(fā)明的一個實施例的用于制造GAA FET器件的示例性順序工藝。應(yīng)該明白，可以在圖1至圖18C所示的工藝之前、期間和/或之后提供額外的操作，并且對于方法的額外的實施例，可以替換或消除以下所描述的一些操作。操作/工藝的順序可以互換。

如圖1所示，在襯底10上方形成堆疊的半導(dǎo)體層。堆疊的半導(dǎo)體層包括第一半導(dǎo)體層20和第二半導(dǎo)體層25。

在一個實施例中，襯底10包括至少位于它表面部分上的單晶半導(dǎo)體層。襯底10可以包括單晶半導(dǎo)體材料，諸如但是不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在這個實施例中，襯底10由Si制成。

襯底10可以包括位于它的表面區(qū)域中的一個或多個緩沖層(未示出)。該緩沖層可以用于將晶格常數(shù)從襯底的晶格常數(shù)逐漸改變至源極/漏極區(qū)域的晶格常數(shù)?？梢杂赏庋由L的單晶半導(dǎo)體材料(諸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP)形成緩沖層。在特定實施例中，襯底10包括在硅襯底10上外延生長的硅鍺(SiGe)緩沖層。SiGe緩沖層的鍺濃度可以從最底緩沖層的30原子百分比的鍺增大至最頂緩沖層的70原子百分比的鍺。

第一半導(dǎo)體層20和第二半導(dǎo)體層25由具有不同晶格常數(shù)的材料制成并且可以包括諸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的一層或多層。

在一些實施例中，第一半導(dǎo)體層20和第二半導(dǎo)體層25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一個實施例中，第一半導(dǎo)體層20是Si_1-xGe_x(其中，x大于約0.3)或Ge(x＝1.0)并且第二半導(dǎo)體層25是Si或Si_1-yGe_y，其中，y少于約0.4并且x＞y。在本發(fā)明中，“M”化合物或“M基化合物”意味著化合物的主體是M。

在另一實施例中，第二半導(dǎo)體層25是Si_1-yGe_y(其中，y大于約0.3)或Ge，并且第一半導(dǎo)體層20是Si或Si_1-xGe_x，其中，x小于約0.4并且x＜y。在又一實施例中，第一半導(dǎo)體層20由Si_1-xGe_x制成，其中，x在約0.3至約0.8的范圍內(nèi)，并且第二半導(dǎo)體層25由Si_1-xGe_x制成，其中，x在約0.1至約0.4的范圍內(nèi)，其中，第一半導(dǎo)體層20和第二半導(dǎo)體層25的Ge的量是不同的。

在圖1中，設(shè)置了第一半導(dǎo)體層20的六個層和第二半導(dǎo)體層25的六個層。然而，層數(shù)不限于六個，并且可以小到1個(每層)，并且在一些實施例中，形成第一半導(dǎo)體層和第二半導(dǎo)體層的每個的2層至10層。通過調(diào)整堆疊層的數(shù)量，可以調(diào)整GAA FET器件的驅(qū)動電流。

在襯底10上方外延形成第一半導(dǎo)體層20和第二半導(dǎo)體層25。第一半導(dǎo)體層20的厚度可以等于或大于第二半導(dǎo)體層25的厚度，并且在一些實施例中，第一半導(dǎo)體層20的厚度在約5nm至約50nm的范圍內(nèi)，而在其它實施例中，在約10nm至約30nm的范圍內(nèi)。在一些實施例中，第二半導(dǎo)體層25的厚度在約5nm至約30nm的范圍內(nèi)，而在其它實施例中，在約10nm至約20nm的范圍內(nèi)。第一半導(dǎo)體層20的每個的厚度可以相同或可以改變。在特定實施例中，第一半導(dǎo)體層20的厚度小于第二半導(dǎo)體層25的厚度。

在一些實施例中，底部第一半導(dǎo)體層(距離襯底10最近的層)比其他第一半導(dǎo)體層厚。在一些實施例中，底部第一半導(dǎo)體層的厚度在約10nm至約50nm的范圍內(nèi)，或在其它實施例中，在約20nm至約40nm的范圍內(nèi)。

下一步，如圖2所示，在堆疊層上方形成掩模層30。在一些實施例中，掩模層30包括第一掩模層32、第二掩模層34和第三掩模層36。第一掩模層32是由氧化硅制成的墊氧層(可以通過熱氧化形成)。第二掩模層34由氮化硅(SiN)制成并且第三掩模層36由氧化硅制成，通過包括低壓CVD(LPCVD)和等離子體增強CVD(PECVD)的化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、或其它合適的工藝形成第二掩模層34和第三掩模層36。通過使用包括光刻和蝕刻的圖案化操作將掩模層30圖案化成掩模圖案。

下一步，如圖3所示，通過使用圖案化的掩模層來圖案化第一半導(dǎo)體層20和第二半導(dǎo)體層25的堆疊層，從而堆疊層形成為在Y方向上延伸的鰭結(jié)構(gòu)Fn和Fp。在隨后的制造操作中，鰭結(jié)構(gòu)Fn用于形成n-型FET而鰭結(jié)構(gòu)Fp用于形成p-型FET。每個鰭結(jié)構(gòu)均包括底層15，該底層15是蝕刻的襯底的部分。

在一些實施例中，鰭結(jié)構(gòu)沿著X方向的寬度W1在約5nm至約40nm的范圍內(nèi)，而在其它實施例中，在約6nm至約15nm的范圍內(nèi)。鰭結(jié)構(gòu)沿著Z方向的高度H1在約30nm至約200nm的范圍。

在形成鰭結(jié)構(gòu)之后，在襯底上方形成包括一個或多個絕緣材料層的隔離絕緣層50，從而使得鰭結(jié)構(gòu)完全地嵌入在隔離絕緣層50內(nèi)。用于絕緣層50的絕緣材料可以包括通過LPCVD(低壓化學(xué)汽相沉積)、等離子體CVD或可流動CVD形成的氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟摻雜的硅酸鹽玻璃(FSG)或低K介電材料。在隔離絕緣層50的形成之后，可以實施退火操作。之后，如圖4所示，實施諸如化學(xué)機械拋光(CMP)方法和/或回蝕方法的平坦化操作，從而使得墊氧層32的上表面從絕緣材料層處暴露。在一些實施例中，暴露了鰭結(jié)構(gòu)的上表面。

在一些實施例中，如圖4所示，在圖3的結(jié)構(gòu)上方形成第一襯墊層42并且在第一襯墊層42上方進一步形成第二襯墊層44。第一襯墊層42由氧化硅或氧化硅基材料制成并且第二襯墊層44由SiN或氮化硅基材料制成。在其它實施例中，第二襯墊層44由氧化硅或氧化硅基材料制成并且第一襯墊層42由SiN或氮化硅基材料制成。

之后，如圖5所示，在圖4的結(jié)構(gòu)上方形成掩模層60。掩模層60由諸如SiN、SiON或SiCN的氮化硅基材料制成，該掩模層60相較于隔離絕緣層50具有更高的蝕刻選擇性。

隨后，通過使用光刻和蝕刻操作來圖案化掩模層60以制成開口和剩余的邊界部分61。之后，如圖6所示，使隔離絕緣層50凹進，通過開口部分地暴露了鰭結(jié)構(gòu)的部分。如圖6所示，鰭結(jié)構(gòu)的端部掩埋在隔離絕緣層中，從而形成錨狀結(jié)構(gòu)55。如圖6所示，暴露的鰭結(jié)構(gòu)Fp包括第一半導(dǎo)體層20P和第二半導(dǎo)體層25P的堆疊結(jié)構(gòu)，暴露的鰭結(jié)構(gòu)Fn包括第一半導(dǎo)體層20N和第二半導(dǎo)體層25N的堆疊結(jié)構(gòu)。在圖5中以及之后，鰭結(jié)構(gòu)包括七個第一半導(dǎo)體層和六個第二半導(dǎo)體層。

如圖6所示，底部第一半導(dǎo)體層部分地從隔離絕緣層50暴露。在其它實施例中，底部第一半導(dǎo)體層完全地嵌入在隔離絕緣層50內(nèi)或完全地從隔離絕緣層50暴露。

在一些實施例中，兩個錨狀結(jié)構(gòu)之間的寬度W2在約40nm至約25μm的范圍內(nèi)。在一些實施例中，錨狀結(jié)構(gòu)61的寬度W3在約15nm至約25μm的范圍內(nèi)。兩個錨狀結(jié)構(gòu)的寬度可以相同或彼此不同。

如圖7所示，在鰭結(jié)構(gòu)從隔離絕緣層50暴露之后，去除鰭結(jié)構(gòu)Fn中的各第一半導(dǎo)體層20N，從而形成第二半導(dǎo)體層25N的布線。由于錨狀結(jié)構(gòu)55在鰭結(jié)構(gòu)Fn的兩端處形成，因此可以由錨狀結(jié)構(gòu)支撐第二半導(dǎo)體層25N的布線，并且在這個制造工藝階段中可以去除鰭結(jié)構(gòu)Fn中的第一半導(dǎo)體層20N。

類似地，蝕刻鰭結(jié)構(gòu)Fp中的第二半導(dǎo)體層25P。不同于鰭結(jié)構(gòu)Fn，在這個實施例中部分地去除第二半導(dǎo)體層25P。在特定實施例中，從鰭結(jié)構(gòu)Fp處完全地去除第二半導(dǎo)體層25P。

可以使用相對于第二半導(dǎo)體層25N選擇性地蝕刻第一半導(dǎo)體層20N的蝕刻劑或相對于第一半導(dǎo)體層20P選擇性地蝕刻第二半導(dǎo)體層25P的蝕刻劑來去除或蝕刻第一半導(dǎo)體層20N和第二半導(dǎo)體層25P。

當(dāng)?shù)谝话雽?dǎo)體層20N是Ge或SiGe并且第二半導(dǎo)體層25N是Si時，可以使用濕蝕刻劑(諸如但不限于氫氧化銨(NH₄OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)來選擇性地去除第一半導(dǎo)體層20N。

當(dāng)?shù)谝话雽?dǎo)體層20N是Si并且第二半導(dǎo)體層25N是Ge或SiGe時，可以使用濕蝕刻劑(諸如但不限于氫氧化銨(NH₄OH)、四甲基氫氧化銨(TMAH)、乙二胺鄰苯二酚(EDP)或氫氧化鉀(KOH)溶液)選擇性地去除第一半導(dǎo)體層20N。

類似地，對于鰭結(jié)構(gòu)Fp，通過使用適當(dāng)?shù)匚g刻劑來選擇性地蝕刻第二半導(dǎo)體層25P。當(dāng)蝕刻鰭結(jié)構(gòu)Fp時，鰭結(jié)構(gòu)Fn由諸如光刻膠層或介電層的保護層覆蓋，并且當(dāng)蝕刻鰭結(jié)構(gòu)Fn時，鰭結(jié)構(gòu)Fp由保護層覆蓋。用于鰭結(jié)構(gòu)Fp和Fn的蝕刻操作的順序可以互換。在這個階段可以去除剩余的邊界部分61。

圖8示出了在暴露的鰭結(jié)構(gòu)(布線)上方形成犧牲柵極結(jié)構(gòu)之后的結(jié)構(gòu)。犧牲柵極結(jié)構(gòu)包括犧牲柵電極70和犧牲柵極介電層70N。在鰭結(jié)構(gòu)的將變成溝道區(qū)域的部分上方形成犧牲柵極結(jié)構(gòu)。犧牲柵極結(jié)構(gòu)限定了GAAFET的溝道區(qū)域。

通過在鰭結(jié)構(gòu)(布線)上方第一毯式沉積犧牲柵極介電層來形成犧牲柵極介電層70N。犧牲柵極介電層包括氧化硅、氮化硅或氮氧化硅的一層或多層。在一些實施例中，犧牲柵極介電層的厚度在約1nm至約5nm的范圍內(nèi)。之后，在犧牲柵極介電層上和鰭結(jié)構(gòu)(布線)上方毯式沉積犧牲柵電極層，從而使得鰭結(jié)構(gòu)(布線)完全地嵌入在犧牲柵電極層內(nèi)。犧牲柵電極層包括硅，諸如多晶硅或非晶硅。在一些實施例中，犧牲柵電極層的厚度在約100nm至約200nm的范圍內(nèi)。在一些實施例中，犧牲柵電極層經(jīng)受平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其它合適的工藝來沉積犧牲柵極介電層和犧牲柵電極層。

隨后，在犧牲柵電極層上方形成掩模層71。掩模層71包括墊SiN層72和氧化硅掩模層74。

下一步，如圖8所示，對掩模層71實施圖案化操作并且將犧牲柵電極層圖案化成犧牲柵極結(jié)構(gòu)G1至G4。通過圖案化犧牲柵極結(jié)構(gòu)，部分地暴露第一半導(dǎo)體層和第二半導(dǎo)體層在犧牲柵極結(jié)構(gòu)相對兩側(cè)上的堆疊層以作為源極/漏極(S/D)區(qū)域。在本發(fā)明中，源極和漏極互換使用并且它們的結(jié)構(gòu)基本相同。在一些實施例中，與G4類似的附加犧牲柵極結(jié)構(gòu)(未示出)設(shè)置與G4相對(關(guān)于G1)的一側(cè)上。

在圖8所示的一個實施例中，在鰭結(jié)構(gòu)Fp和Fn上方形成犧牲柵極結(jié)構(gòu)G1，而僅在鰭結(jié)構(gòu)Fp上方形成犧牲柵極結(jié)構(gòu)G2和G3并且僅在鰭結(jié)構(gòu)Fn上方形成犧牲柵極結(jié)構(gòu)G4。犧牲柵極結(jié)構(gòu)的配置不限于圖8。

如圖9A和圖9B所示，在形成犧牲柵極結(jié)構(gòu)之后，通過使用CVD或其它合適的方法共形地形成用于側(cè)壁間隔件的絕緣材料的毯式層77。圖9B是對應(yīng)于圖9A的切線X1-X1(G1和G3之間)的切割圖。毯式層77以共形的方式沉積，從而使得毯式層77在犧牲柵極結(jié)構(gòu)的垂直面(諸如側(cè)壁)、水平面和頂面上形成為具有基本相等的厚度。在一些實施例中，毯式層77沉積為在約2nm至約10nm的范圍內(nèi)的厚度。在一個實施例中，毯式層77的絕緣材料是諸如SiN、SiON、SiOCN或SiCN和它們的組合的氮化硅基材料。

如圖9B所示，在鰭結(jié)構(gòu)Fn中，犧牲柵極介電層70N插入在各第二半導(dǎo)體層25N之間，而鰭結(jié)構(gòu)Fp包括交替堆疊的第一半導(dǎo)體層20P和部分地蝕刻的第二半導(dǎo)體層25P，并且第二半導(dǎo)體層25P的側(cè)面由犧牲柵極介電層70P覆蓋。

此外，如圖10A和圖10B所示，在犧牲柵極結(jié)構(gòu)的相對側(cè)壁上形成側(cè)壁間隔件76。圖10B是對應(yīng)于圖10A的線X1-X1(G1和G3之間)的切割圖。

在形成毯式層77之后，例如，使用反應(yīng)離子蝕刻(RIE)對毯式層77實施各向異性蝕刻。在各向異性蝕刻工藝期間，大多數(shù)絕緣材料從水平面處去除，保留在垂直面(諸如犧牲柵極結(jié)構(gòu)的側(cè)壁和暴露的鰭結(jié)構(gòu)的側(cè)壁)上的介電間隔件層。掩模層74可以從側(cè)壁間隔件處暴露。在一些實施例中，如圖10B所示，隨后實施各向同性蝕刻以從暴露的鰭結(jié)構(gòu)Fn和Fp的側(cè)壁的上部去除絕緣材料。在其它實施例中，完全地去除位于鰭結(jié)構(gòu)的側(cè)壁上的絕緣材料。在一些實施例中，各向同性蝕刻是濕蝕刻工藝。

如圖11A和圖11B所示，在鰭結(jié)構(gòu)Fp和Fn的至少上部從側(cè)壁間隔件處暴露之后，在鰭結(jié)構(gòu)Fp和Fn的暴露的部分上以及周圍形成p-型FET的源極/漏極(S/D)層80P和n-型FET的S/D層80N。圖11B是對應(yīng)于圖11A的切線X1-X1(G1和G3之間)的切割圖。

用于S/D層80P的材料包括Ge或SiGe的一層或多層，其中，S/D層80P的Ge含量高于第一半導(dǎo)體層20P。III-V族化合物半導(dǎo)體的一層或多層可以用于S/D層80P。用于S/D層80N的材料包括SiP或SiC的一層或多層。

通過使用CVD、ALD或分子束外延(MBE)的外延生長方法形成S/D層80P和80N。當(dāng)形成S/D層80P時，鰭結(jié)構(gòu)Fn由諸如SiN的保護層覆蓋，并且當(dāng)形成S/D層80N時，鰭結(jié)構(gòu)Fp由保護層覆蓋。

圖12A至圖14C示出了鰭結(jié)構(gòu)Fp的源極/漏極區(qū)域的放大視圖。

在圖12A、圖13A和圖14A中，第二半導(dǎo)體層在圖7的制造階段被完全地去除。S/D層80P完全地圍繞第一半導(dǎo)體層20P形成，因此S/D層80P的表面面積可以最大化。

在圖12B、圖13B和圖14B中，第二半導(dǎo)體層25P在圖7的制造階段部分地被蝕刻。在這種情況下，保持通過剩余的第二半導(dǎo)體層25P向第一半導(dǎo)體層20P施加的應(yīng)力，同時可以獲得S/D層80P的相對較大的表面面積。在圖12B、圖13B和圖14B中，第二半導(dǎo)體層25P的截面具有凹形形狀。在其它實施例中，第二半導(dǎo)體層25P的截面具有矩形形狀。

在圖12C、圖13C和圖14C中，第二半導(dǎo)體層25P在圖7的制造階段沒有被蝕刻。在這種情況下，可以保持通過剩余的第二半導(dǎo)體層25P向第一半導(dǎo)體層20P施加的應(yīng)力。

如圖15A和圖15B所示，在形成S/D層之后，在整個結(jié)構(gòu)上方形成層間介電層(ILD)90并且之后通過CMP操作平坦化層間介電層90的上部，從而暴露犧牲柵電極層70的上表面。圖15B是對應(yīng)于圖15A的線X2-X2的切割圖。

用于ILD層90的材料包括包含Si、O、C和/或H的化合物(諸如SiCOH和SiOC)。諸如聚合物的有機材料可以用于ILD層90。此外，在一些實施例中，在形成ILD層90之前，在圖11A和圖11B的結(jié)構(gòu)上方形成氧化硅層92，并且之后在氧化硅層92上方進一步形成SiN層94。也可以在ILD層90上方形成SiN層96以保護ILD層90在犧牲柵極氧化物的去除期間免受蝕刻的影響。當(dāng)犧牲柵極氧化物層薄時，SiN層96可以是不必要的。

隨后，如圖16所示，去除犧牲柵電極70和犧牲柵極介電層75，從而暴露隨后變成FET的溝道層的鰭結(jié)構(gòu)Fp和Fn。圖16是對應(yīng)于圖15A的線X1-X1(G1和G3之間)的切割圖。

在犧牲柵極結(jié)構(gòu)的去除期間，ILD層90保護S/D結(jié)構(gòu)80P和80N。可以使用等離子體干蝕刻和/或濕蝕刻來去除犧牲柵極結(jié)構(gòu)。當(dāng)犧牲柵電極70是多晶硅并且ILD層90是氧化硅時，諸如TMAH溶液的濕蝕刻劑可以用于選擇性地去除犧牲柵電極70。之后，使用等離子體干蝕刻和/或濕蝕刻去除犧牲柵極介電層75。圖16示出了完全地去除S/D區(qū)域處的側(cè)壁間隔件的情況。

如圖17所示，在去除犧牲柵極結(jié)構(gòu)之后，在每個溝道層(20P、20N、25N)周圍形成柵極介電層100，并且在柵極介電層100上形成柵電極層110。在圖17中，第二半導(dǎo)體層25P的截面具有凹形形狀。在其它實施例中，第二半導(dǎo)體層25P的截面具有矩形形狀。

在特定實施例中，柵極介電層100包括介電材料104(諸如氧化硅、氮化硅或高k介電材料)、其它合適的介電材料和/或它們的組合的一層或多層。高k介電材料的實例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO₂-Al₂O₃)合金、其它合適的高k介電材料和/或它們的組合。在一些實施例中，柵極介電層100包括在溝道層和介電材料104之間形成的界面層102。

可以由CVD、ALD或任何合適的方法形成柵極介電層100。在一個實施例中，使用諸如ALD的高共形沉積工藝形成柵極介電層100以確保在每個溝道層周圍形成的柵極介電層具有均勻的厚度。在一個實施例中，柵極介電層100的厚度在約1nm至約6nm的范圍內(nèi)。

在柵極介電層100上形成柵電極層110以圍繞每個溝道層。柵電極層110包括導(dǎo)電材料(諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、鉭、鎳、硅化鎳、硅化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其它合適的材料和/或它們的組合)的一層或多層。

可以由CVD、ALD、電鍍或其它合適的方法形成柵電極層110。柵電極層也沉積在ILD層90的上表面上方。之后，例如，通過使用CMP平坦化形成在ILD層90上方的柵極介電層和柵電極層，直至暴露ILD層90的頂面。在一些實施例中，當(dāng)使用SiN層96時，實施平坦化操作，直至暴露SiN層96的頂面。

在本發(fā)明的特定實施例中，一個或多個功函調(diào)整層(未示出)介于柵極介電層100和柵電極110之間。功函調(diào)整層由導(dǎo)電材料制成，諸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的單層或這些材料的兩種或多種的多層。對于n-溝道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一種或多種用作功函調(diào)整層，并且對于p-溝道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一種或多種用作功函調(diào)整層。可以通過ALD、PVD、CVD、電子束蒸發(fā)或其它合適的工藝形成功函調(diào)整層。此外，可以使用不同的金屬層分別形成用于n-溝道FET和p-溝道FET的功函調(diào)整層。

隨后，如圖18A至圖18C所示，在圖17的結(jié)構(gòu)上方形成介電層122、124和126，并且形成接觸層130。圖18B是對應(yīng)于圖18A的線Y1的截面圖并且圖18C是對應(yīng)于圖18A的線Y2的截面圖。

介電層122由與SiN層96相同的材料SiN制成。例如，介電層124由氮化硅基材料或氧化硅基材料制成。例如，介電層126由氧化硅基材料制成。接觸層130包括諸如Co、W、Ni、Al或Cu的金屬材料的一層或多層。在一些實施例中，在形成接觸層130之前，形成諸如TiN或TaN的阻擋層132。

在圖18A至圖18C的結(jié)構(gòu)中，在鰭結(jié)構(gòu)或布線的端處形成錨狀結(jié)構(gòu)55。具體地，在n-型FET中，溝道層包括由第二半導(dǎo)體層25N制成的半導(dǎo)體布線，并且該半導(dǎo)體布線穿過源極/漏極區(qū)域并且進入錨狀結(jié)構(gòu)。在錨狀結(jié)構(gòu)中，半導(dǎo)體布線的端不具有柵電極層并且不具有柵極電介質(zhì)，并且夾置在第一半導(dǎo)體層20N之間。在p-型FET中，溝道層包括第一半導(dǎo)層20P和部分地蝕刻的第二半導(dǎo)體層25P的鰭結(jié)構(gòu)。在錨狀結(jié)構(gòu)中，鰭結(jié)構(gòu)具有第一半導(dǎo)體層20P和未蝕刻的第二半導(dǎo)體層25P并且不具有柵電極層并且不具有柵極電介質(zhì)。

圖19A至圖19C示出了柵電極的布局結(jié)構(gòu)。在圖19A中，三個柵極結(jié)構(gòu)G1、G2和G3沿著圖20的線Y3-Y3設(shè)置在兩個錨狀結(jié)構(gòu)55之間。在一些實施例中，柵極結(jié)構(gòu)G2和G3(還有G4)是偽柵極結(jié)構(gòu)以改進柵極圖案化操作中的圖案保真度，并且G1用于有源柵極。

在圖19B中，在錨狀結(jié)構(gòu)55上方形成附加犧牲柵極圖案74D、72D和70D。圖19C示出了在圖19的情況下形成S/D層80P之后的結(jié)構(gòu)。在圖20中，僅示出了一個附加?xùn)艠O圖案。層70D、72D和74D對應(yīng)用于柵極結(jié)構(gòu)G1至G4的層70、72和74。在這種配置中，可以進一步改進柵極圖案化操作中的圖案保真度。應(yīng)該注意，在一些實施例中，與G4類似的附加?xùn)艠O結(jié)構(gòu)(未示出)設(shè)置在與G4相對的(關(guān)于G1)一側(cè)上。

在本實施例中，錨狀結(jié)構(gòu)55(和附加犧牲柵極圖案)形成為夾置犧牲柵極結(jié)構(gòu)G1至G3。該結(jié)構(gòu)可以增加S/D層在G2和G3外側(cè)(例如，80P)的體積以增強應(yīng)力。如果G2和G3外側(cè)沒有錨狀結(jié)構(gòu)，S/D層將具有影響S/D層的大小的小平面并且S/D應(yīng)力源性能將劣化。

圖21A至圖21C示出了當(dāng)在錨狀結(jié)構(gòu)55上方形成附加犧牲柵極圖案74D、72D和70D時的結(jié)構(gòu)。在圖21A至圖21C中，在錨狀結(jié)構(gòu)55上方形成附加?xùn)烹姌O110D。

應(yīng)該明白，GAA FET進一步經(jīng)受CMOS工藝以形成諸如接觸件/通孔、互連金屬層、介電層、鈍化層等的各個部件。

此處描述的各個實施例或?qū)嵗峁┝顺浆F(xiàn)有技術(shù)的若干優(yōu)勢。例如，在本發(fā)明中，通過使用錨狀結(jié)構(gòu)，使得在形成源極/漏極層之前制成溝道層(例如，布線)成為可能。通過垂直于溝道層的絕緣材料“壁”形成錨狀結(jié)構(gòu)。通過使用錨狀結(jié)構(gòu)，偽柵極和有源柵極形成了自組裝嵌套(nest)柵極結(jié)構(gòu)，具體地，這保持了用于p-溝道全環(huán)柵晶體管的溝道應(yīng)力并且增強了遷移率。此外，GAA FET包括堆疊的納米線(Si和/或SiGe)，在其制造工藝中，在同一工藝步驟中實施對柵極和源極/漏極區(qū)域的選擇性蝕刻。在GAA FET中，在蝕刻的Si或SiGe堆疊層上完全地或部分地外延生長源極/漏極層，這增強了接觸件置放的表面面積。

應(yīng)該明白，不是所有的優(yōu)勢都有必要已經(jīng)在此處討論，沒有特定的優(yōu)勢對所有實施例或?qū)嵗际切枰?，并且其它實施例或?qū)嵗梢蕴峁┎煌膬?yōu)勢。

根據(jù)本發(fā)明的一個方面，在制造半導(dǎo)體器件的方法中，在襯底上方形成交替地堆疊在第一方向上的第一半導(dǎo)體層和第二半導(dǎo)體層的堆疊結(jié)構(gòu)。將堆疊結(jié)構(gòu)圖案化成鰭結(jié)構(gòu)。在鰭結(jié)構(gòu)上方形成隔離絕緣層。在隔離絕緣層上方形成覆蓋層。圖案化覆蓋層以制成開口和剩余的邊界部分。通過開口使隔離絕緣層凹進以部分地暴露鰭結(jié)構(gòu)。鰭結(jié)構(gòu)的端部掩埋在隔離絕緣層中。去除部分地暴露的鰭結(jié)構(gòu)中的第二半導(dǎo)體層，從而暴露第一半導(dǎo)體層。在去除第二半導(dǎo)體層的暴露的鰭結(jié)構(gòu)上方形成犧牲柵極結(jié)構(gòu)，從而使得犧牲柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分而鰭結(jié)構(gòu)的剩余部分保持暴露。該剩余部分為源極/漏極區(qū)域并且由犧牲柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)的部分為溝道區(qū)域。在源極/漏極區(qū)域中的暴露的第一半導(dǎo)體層上形成外延源極/漏極結(jié)構(gòu)，從而使得外延源極/漏極結(jié)構(gòu)包裹在源極/漏極區(qū)域中的暴露的第一半導(dǎo)體層的每個周圍。去除犧牲柵極結(jié)構(gòu)以暴露鰭結(jié)構(gòu)的溝道區(qū)域。在溝道區(qū)域中的暴露的第一半導(dǎo)體層周圍形成柵極介電層和柵電極層。

在一些實施例中，所述第一半導(dǎo)體層由Si或Si基化合物制成。

在一些實施例中，所述第二半導(dǎo)體層由SiGe制成。

在一些實施例中，所述外延源極/漏極結(jié)構(gòu)包括SiP、SiCP和SiC中的至少一個。

在一些實施例中，所述外延源極/漏極結(jié)構(gòu)包括SiGe。根據(jù)本發(fā)明的另一方面，在制造半導(dǎo)體器件的方法中，在襯底上方形成交替地堆疊在第一方向上的第一半導(dǎo)體層和第二半導(dǎo)體層的堆疊結(jié)構(gòu)。將堆疊結(jié)構(gòu)圖案化成鰭結(jié)構(gòu)。在鰭結(jié)構(gòu)上方形成隔離絕緣層。在隔離絕緣層上方形成覆蓋層。圖案化覆蓋層以形成開口和剩余的邊界部分。通過開口使隔離絕緣層凹進以部分地暴露鰭結(jié)構(gòu)。鰭結(jié)構(gòu)的端部掩埋在隔離絕緣層中。部分地去除部分地暴露的鰭結(jié)構(gòu)中的第二半導(dǎo)體層。在部分地去除第二半導(dǎo)體層的暴露的鰭結(jié)構(gòu)上方形成犧牲柵極結(jié)構(gòu)，從而使得犧牲柵極結(jié)構(gòu)覆蓋鰭結(jié)構(gòu)的部分而鰭結(jié)構(gòu)的剩余部分保持暴露。該剩余部分為源極/漏極區(qū)域并且由犧牲柵極結(jié)構(gòu)覆蓋的鰭結(jié)構(gòu)的部分為溝道區(qū)域。在源極/漏極區(qū)域中的暴露的鰭結(jié)構(gòu)上形成外延源極/漏極結(jié)構(gòu)。去除犧牲柵極結(jié)構(gòu)以暴露鰭結(jié)構(gòu)的溝道區(qū)域。在溝道區(qū)域中的鰭結(jié)構(gòu)上方形成柵極介電層和柵電極層。

在一些實施例中，所述第一半導(dǎo)體層由Si或Si基化合物制成。

在一些實施例中，所述第二半導(dǎo)體層由SiGe制成。

在一些實施例中，所述外延源極/漏極結(jié)構(gòu)包括SiP、SiCP和SiC中的至少一個。

在一些實施例中，所述外延源極/漏極結(jié)構(gòu)包括SiGe。

在一些實施例中，所述第二半導(dǎo)體層由Si或Si基化合物制成。

在一些實施例中，該方法還包括：在形成所述外延源極/漏極結(jié)構(gòu)之前，從所述鰭結(jié)構(gòu)的所述源極/漏極區(qū)域處去除所述第二半導(dǎo)體層。

根據(jù)本發(fā)明的另一方面，半導(dǎo)體器件包括設(shè)置在襯底上方的第一溝道層、設(shè)置在襯底上方的第一源極/漏極區(qū)域、設(shè)置在每個第一溝道層上的柵極介電層、設(shè)置在柵極電介質(zhì)上的柵電極層。每個第一溝道層均包括由第一半導(dǎo)體材料制成的半導(dǎo)體線。該半導(dǎo)體線穿過第一源極/漏極區(qū)域并且進入錨狀區(qū)域。在錨狀區(qū)域處，半導(dǎo)體線不具有柵電極層并且不具有柵極電介質(zhì)，并且夾在第二半導(dǎo)體材料之間。

在一些實施例中，所述第一半導(dǎo)體材料由SiGe制成。

在一些實施例中，所述第二半導(dǎo)體材料由Si或Si基化合物制成。

在一些實施例中，所述第一半導(dǎo)體材料由Si或Si基化合物制成。

在一些實施例中，所述第二半導(dǎo)體材料由SiGe制成。

在一些實施例中，所述第一源極/漏極區(qū)域包括外延材料，以及所述外延材料包裹在所述第一源極/漏極區(qū)域中的所述半導(dǎo)體線周圍。

在一些實施例中，所述第一半導(dǎo)體材料是Si并且所述外延材料是SiP、SiCP和SiC中的至少一個。

在一些實施例中，所述第一半導(dǎo)體材料是SiGe并且所述外延材料是Si。

上面概述了若干實施例的特征，使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。