本發(fā)明一實施例是有關于一種鰭式場效晶體管。

背景技術(shù)：

由于半導體器件的尺寸不斷縮小，三維多柵極結(jié)構(gòu)，例如鰭式場效晶體管(FinFET)已被開發(fā)，以取代平面互補金屬氧化物半導體(CMOS)器件。鰭式場效晶體管的結(jié)構(gòu)特征為硅基鰭片(silicon based fin)從襯底的表面垂直延伸，并且柵極會圍繞由鰭片所形成的導電信道，以對信道進一步提供更好的電氣控制。

以具有短信道(即信道長度小于50奈米)的鰭式場效應晶體的柵極替換工藝為例，覆蓋硅基鰭片的部分氧化物層需要被過度蝕刻，以使得后續(xù)的高介電常數(shù)介電層和柵極的沉積具有更好的工藝窗口(process window)。然而，氧化物層的高蝕刻量會導致金屬柵極的漏電路徑和擠出路徑產(chǎn)生。

技術(shù)實現(xiàn)要素：

一種鰭式場效晶體管的制作方法，包括：圖案化襯底以形成多個位于襯底內(nèi)的溝槽以及位于溝槽之間的半導體鰭片；于溝槽內(nèi)形成多個絕緣體；形成第一介電層以覆蓋半導體鰭片與絕緣體；于第一介電層上形成擬柵極條，擬柵極條的長度方向不同于半導體鰭片的長度方向；于擬柵極條的多個側(cè)壁上形成一對間隙物；移除擬柵極條與位于其下方的第一介電層直到間隙物的多個側(cè)壁、半導體鰭片的一部分以及絕緣體的多個部分被暴露出來；形成第二介電層以選擇性地覆蓋半導體鰭片被暴露出來的部分，其中第一介電層的厚度小于第二介電層的厚度；以及于間隙物之間形成柵極以覆蓋第二介電層、間隙物被暴露出的側(cè)壁以及絕緣體被暴露出來的部分。

附圖說明

包含附圖以便進一步理解本發(fā)明，且附圖并入本說明書中并構(gòu)成本說明書的一部分。附圖說明本發(fā)明的實施例，并與描述一起用于解釋本發(fā)明的原理。

圖1繪示為根據(jù)一些實施例的一種半導體器件的制作方法的流程圖。

圖2A至圖2L是根據(jù)一些實施例的一種半導體器件的制造方法的透視圖。

附圖標號說明

200、200a：襯底

202a：接墊層

202a’：圖案化接墊層

202b：掩模層

202b’：圖案化掩模層

204：圖案化光刻膠層

206：溝槽

208：半導體鰭片

210：絕緣材料

210a：絕緣體

212：第一介電層

214a：第一擬柵極條

214b：第二擬柵極條

216a：第一間隙物

216b：第二間隙物

218：層間介電層

220：第二介電層

222a：第一柵極

222b：第二柵極

C1：第一凹槽

C2：第二凹槽

D1、D2：長度方向

G1：第一間隙

G2：第二間隙

H：高度差

S：間隙

T1：上表面

T2：頂表面

SW：側(cè)壁

W1：第一寬度

W2：第二寬度

W3、W4：寬度

S10、S12、S14、S16、S18、S20、S22、S24、S26：步驟。

具體實施方式

以下揭露內(nèi)容提供用于實施所提供的目標之不同特征的許多不同實施例或?qū)嵗?。以下所描述的?gòu)件及配置的具體實例是為了以簡化的方式傳達本發(fā)明為目的。當然，這些僅僅為實例而非用以限制。舉例來說，于以下描述中，在第一特征上方或在第一特征上形成第二特征可包括第二特征與第一特征形成為直接接觸的實施例，且亦可包括第二特征與第一特征之間可形成有額外特征使得第二特征與第一特征可不直接接觸的實施例。此外，本發(fā)明在各種實例中可使用相同的器件符號及/或字母來指代相同或類似的部件。器件符號的重復使用是為了簡單及清楚起見，且并不表示所欲討論的各個實施例及/或配置本身之間的關系。

另外，為了易于描述附圖中所繪示的一個構(gòu)件或特征與另一器件或特征的關系，本文中可使用例如「在…下」、「在…下方」、「下部」、「在…上」、「在…上方」、「上部」及類似術(shù)語的空間相對術(shù)語。除了附圖中所繪示的定向之外，所述空間相對術(shù)語意欲涵蓋器件在使用或操作時的不同定向。設備可被另外定向(旋轉(zhuǎn)90度或在其他定向)，而本文所用的空間相對術(shù)語相應地做出解釋。

本發(fā)明的實施例中所揭露的半導體器件的制作方法，而前述的半導體器件包括至少一個長通道的鰭式場效晶體管以及至少一個短通道的鰭式場效晶體管。在本發(fā)明的某些實施例中，半導體器件可形成塊狀硅襯底(bulk silicon substrates)上。當然，半導體器件亦可以選擇地形成在絕緣體上硅(silicon-on-insulator，SOI)襯底或絕緣體上鍺(germanium-on-insulator，GOI)襯底上。此外，根據(jù)實施例，硅襯底可以包括其它導電層或其它半導體器件，例如晶體管、二極管或類似物。上述的實施例并不限于此。

請參考圖1，其依據(jù)本發(fā)明的一些實施例繪示出一種半導體器件的制作方法的流程圖。所述的制作方法至少包括步驟S10、步驟S12、步驟S14、步驟S16、步驟S18、步驟S20、步驟S22、步驟S24以及步驟S26。首先，在步驟S10中，提供襯底，接著，圖案化襯底以形成多個溝槽以及多個位于溝槽之間的半導體鰭片。在步驟S12中，于溝槽內(nèi)形成多個絕緣體。前述的絕緣體例如是用以絕緣半導體鰭片的淺溝槽隔離(shallow trench isolation，STI)結(jié)構(gòu)。在步驟S14中，形成第一介電層以覆蓋半導體鰭片以及絕緣體。在步驟S16中，于第一介電層上形成至少一第一擬柵極條與至少一第二擬柵極條，其中第一擬柵極條的長度方向與第二擬柵極條的長度方向不同，而第一擬柵極條的寬度小于第二擬柵極條的寬度。第一擬柵極條與第二擬柵極條為導電條，例如是多晶硅條。在步驟S18中，于第一擬柵極條與第二擬柵極條上分別形成一對第一間隙物與一對第二間隙物。在步驟S20中，移除第一擬柵極條而形成第一凹槽。在步驟S22中，移除第二擬柵極條與位于其下方的第一介電層直到暴露出第二間隙物的側(cè)壁、半導體鰭片的部分以及絕緣體的部份而形成第二凹槽。在步驟S24中，于第二凹槽內(nèi)形成第二介電層，以選擇性地覆蓋半導體鰭片被暴露出來的部分，其中第一介電層的厚度小于第二介電層的厚度。前述的第二介電層例如是透過原子層沉積(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)所形成。在步驟S26中，于第一凹槽內(nèi)形成第一柵極以及于第二凹槽內(nèi)形成第二柵極，以覆蓋第二介電層、第二間隙物被暴露出來的側(cè)壁以及絕緣體被暴露出來的部分。如圖1所示，第一擬柵極條的移除是在第二擬柵極條的移除之前進行。然而，移除第一擬柵極條與第二擬柵極條的順序并不限于此。

圖2A繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S10與圖2A中，提供襯底200。于一實施例中，襯底200包括結(jié)晶硅襯底(如晶圓)。襯底200可依據(jù)設計需求而包括多種摻雜區(qū)(例如是p型襯底或n型襯底)。于其他實施例中，摻雜區(qū)可摻雜有p型與/或n型摻質(zhì)。舉例來說，摻雜區(qū)可摻雜有p型摻質(zhì)，例如是硼或二氟化硼(BF2)；而n型摻質(zhì)，例如是磷、砷、與/或上述的組合。摻雜區(qū)可以被配置為n型的鰭式場效晶體管、p型鰭式場效晶體管或上述的組合。于其他實施例中，襯底200可以由一些其它適合的元素半導體，如鉆石或鍺；適合的化合物半導體，如砷化鎵、碳化硅、砷化銦或磷化銦；或者適合的合金半導體，如碳化硅鍺(silicon germanium carbide，SiGeC)、磷化砷鎵(gallium arsenic phosphide)或磷化銦鎵(gallium indium phosphide)所組成。

于一實施例中，于襯底200上依序形成接墊層202a與掩模層202b。接墊層202a例如是透過熱氧化工藝所形成的氧化硅薄膜。接墊層202可以作為襯底200與掩模層202b之間的黏著層。接墊層202a可以作為蝕刻掩模層202b的蝕刻終止層。于至少一實施例中，掩模層202b為氮化硅層，其是通過低壓化學氣相沉積(PECVD)或等離子增強化學氣相沉積(PECVD)所形成。掩模層202b于后續(xù)的光刻工藝中被用以作為硬掩模(hard mask)。接著，于掩模層202b上形成具有預定圖案的圖案化光刻膠層204。

圖2B繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S10以及圖2A至圖2B中，掩模層202b與接墊層202a沒有被圖案化光刻膠層204所覆蓋的地方依序被蝕刻，而形成圖案化掩模層202b'以及圖案化接墊層202a'，進而暴露出下面的襯底200。以圖案化掩模層202b'、圖案化接墊層202a'以及圖案化光刻膠層204為掩模，襯底200的部分被暴露出來且被蝕刻而形成多個溝槽206與多個半導體鰭片208。于襯底200被圖案化之后，圖案化掩模層202b'、圖案化接墊層202a'以及圖案化光刻膠層204覆蓋住半導體鰭片208。兩相鄰的溝槽206是透過間隙S而隔開。舉例來說，位于溝槽206之間的間隙S可小于約30奈米。換言之，兩相鄰的溝槽206是由對應的半導體鰭片208而隔開。

半導體鰭片208的高度與溝槽206的深度介于約5奈米至約500奈米之間。于形成溝槽206與半導體鰭片208之后，移除圖案化光刻膠層204。于一實施例中，可進行清潔工藝以移除半導體襯底200a和半導體鰭片208的原生氧化物。清潔過程可以用氫氟酸稀釋溶液或其它適當?shù)那逑匆簛磉M行。

圖2C繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S12與圖2B至圖2C中，于襯底200a上形成絕緣材料210以覆蓋半導體鰭片208并且填滿溝槽206。除了半導體鰭片208，絕緣材料210更覆蓋圖案化接墊層202a'與圖案化掩模層202b'。絕緣材料210可包括氧化硅、氮化硅、氧氮化硅、旋涂介電材料或低介電常數(shù)的介電材料。絕緣材料210可透過高密度等離子化學氣相沉積(HDP-CVD)、亞大氣壓化學氣相沉積(ASCVD)或旋轉(zhuǎn)涂布來形成。

圖2D繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S12中與圖2C至圖2D中，舉例而言，進行化學機械研磨工藝以移除絕緣材料210的一部分、圖案化掩模層202b'和圖案化的接墊層202a'直到半導體鰭片208被暴露出來。如圖2D所示，于研磨絕緣材料210之后，研磨后的絕緣材料210的頂表面實質(zhì)上與半導體鰭片208的頂表面T2共平面。

圖2E繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S12中與圖2D至圖2E中，透過蝕刻工藝移除部分填充于溝槽206內(nèi)已被研磨的絕緣材料210，以于襯底200a上形成多個絕緣體210a，而半導體鰭片208位于兩相鄰的絕緣體210a之間。于一實施例中，蝕刻工藝可以是采用氫氟酸(HF)的濕法蝕刻工藝或者是干式蝕刻工藝。絕緣體210a的上表面T1低于半導體鰭片208的頂表面T2。換言之，半導體鰭片208突出于絕緣體210a的上表面T1，且半導體鰭片208的側(cè)壁SW因而暴露出來。半導體鰭片208的頂表面T2與絕緣體210a的上表面T1之間具有高度差H，而高度差H介于約15奈米至約50奈米之間。

圖2F繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S14與圖2E至圖2F中，于絕緣體210a形成之后，形成第一介電層212以共形地覆蓋絕緣體210a的上表面T1、半導體鰭片208的頂表面T2以及半導體鰭片208的側(cè)壁SW。于一實施例中，第一介電層212可包括氧化硅、氮化硅、氧氮化物或高介電常數(shù)的介電材料。高介電常數(shù)的介電材料包括金屬氧化物。舉例來說，用于高介電常數(shù)的介電材料的金屬氧化物包括氧化物鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鉿、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鏑、鈥、鉺、銩、鐿、镥、與/或上述的混合物。于一實施例中，第一介電層212為厚度為約0.2奈米至5奈米的高介電常數(shù)的介電層。第一介電層212可以透過合適的方法，例如是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、熱氧化或UV臭氧氧化來形成。第一介電層212足夠薄且具有良好的質(zhì)量，可作為在短通道的鰭式場效晶體管的柵極介電層。

圖2G繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S16與圖2F至圖2G中，于第一介電層212上形成至少一第一擬柵極條214a與至少一第二擬柵極條214b，其中第一擬柵極條214a及第二擬柵極條214b的長度方向D1與半導體鰭片208的長度方向D2不同。沿著長度方向D1，第一擬柵極條214a的第一寬度W1小于第二擬柵極條214b的第二寬度W2。第一擬柵極條214a與第二擬柵極條214b的長度方向D1例如是垂直于半導體鰭片208的長度方向D2。圖2G中的第一擬柵極條214a與第二擬柵極條214b的數(shù)量僅為示意，于其他實施例中，可根據(jù)實際的設計需求來形成兩個或更多的第一擬柵極條214a與第二擬柵極條214b。第一擬柵極條214a與第二擬柵極條214b包括含硅材料，例如是多晶硅、非晶硅或上述的組合。于一實施例中，第一擬柵極條214a的第一寬度W1介于5奈米至50奈米之間，而第二擬柵極條214b的第二寬度W2則大于50奈米。

在圖1的步驟S18與圖2G中，于形成第一擬柵極條214a與第二擬柵極條214b之后，于第一擬柵極條214a的側(cè)壁與第二擬柵極條214b的側(cè)壁上分別形成一對第一間隙物216a與一對第二間隙物216b。如圖2H所示，第一間隙物216a形成在第一介電層212上且沿著第一擬柵極條214a的側(cè)壁延伸，而第二間隙物216b形成在第一介電層212上且沿著第二擬柵極條214b的側(cè)壁延伸。第一間隙物216a與第二間隙物216b是由介電材料所形成，例如是氮化硅或碳氮氧化硅(SiCON)。第一間隙物216a與第二間隙物216b可包括單層或多層結(jié)構(gòu)。由于第一間隙物216a是由第一擬柵極條214a隔開，因此第一間隙物216a之間的第一間隙G1實質(zhì)上等于第一擬柵極條214a的第一寬度W1。同樣地，第二間隙物216b之間的第二間隙G2實質(zhì)上等于第二擬柵極條214b的第二寬度W2。

圖2H繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。如圖2H所示，于第一介電層212上形成多個層間介電層218。層間介電層218的上表面實質(zhì)上與第一擬柵極條214a的上表面以及第二擬柵極條214b的上表面實質(zhì)上共平面。于其他實施例中，于層間介電層218形成以前，可以先進行一些工藝(例如是第一介電層212的圖案化工藝、鰭片凹槽(fin recessing)工藝、半導體鰭片上的應變源極/漏極外延(strained source/drain epitaxial)工藝以及硅化(silicidation)工藝等)。上述工藝的細節(jié)被省略。

圖2I至2J繪示為半導體器件于制作方法的不同階段的透視圖。在圖1的步驟S20及步驟S22與圖2H至圖2J中，移除第一擬柵極條214a與第二擬柵極條214b。于一實施例中，移除第一擬柵極條214a與第二擬柵極條214b的方法例如是蝕刻工藝。透過選擇適當?shù)奈g刻液，層間介電層218、第一介電層212、第一間隙物216a以及第二間隙物216b在第一擬柵極條214a和第二擬柵極條214b的移除過程中便不會被顯著地損壞。于移除第一擬柵極條214a之后，第一間隙物216a之間形成第一凹槽C1，而第一介電層212的部分因此而被暴露出來。半導體鰭片208對應第一凹槽C1的此部分(繪示在于圖2J的右側(cè)部分)仍然被第一介電層212所覆蓋。

如圖2J所示，移除第一介電層212的部分以及位于第二擬柵極條214b的部分絕緣體210a直到第二間隙物216b的側(cè)壁、半導體鰭片208的部分以及絕緣體210a的部分被暴露出來而形成第二凹槽C2。于第二凹槽C2的形成過程中，被第一凹槽C1所暴露出的第一介電層212例如是被良好地保護以免于被移除。于一實施例中，被第一凹槽C1所暴露出的第一介電層212可被光刻膠層所保護及覆蓋以免于被移除。

于第二凹槽C2的形成過程中，第一介電層212會被蝕刻且稍微過度蝕刻。于其他實施例中，于形成第二凹槽C2的過程中，絕緣體210a可以作為蝕刻終止層，以便控制第二凹槽C2的輪廓。于第二凹槽C2形成之后，半導體鰭片208對應第二凹槽C2的部分(繪示在圖2J的左側(cè)部分)會被暴露出來。值得注意的是，沿著半導體鰭片208的長度方向D2，半導體鰭片208對應于第二凹槽C2的部份(繪示在圖2J的左側(cè)部分)具有較大尺寸，而半導體鰭片208對應于第一凹槽C1的部分(繪示在圖2J的右側(cè)部分)具有較小尺寸。

圖2K繪示為半導體器件于制作方法的不同階段中的一個階段的透視圖。在圖1的步驟S24與圖2J至圖2K中，于形成第二凹槽C2之后，于第二凹槽C2內(nèi)形成第二介電層220以選擇性地覆蓋住半導體鰭片208被暴露出來的部分，其中第一介電層212的厚度小于第二介電層220的厚度。第二介電層220選擇性地成長于半導體鰭片208被暴露出來的部分上，據(jù)此，形成在第二凹槽C2內(nèi)的第二介電層220沒有完全覆蓋住絕緣體210a所被暴露出來的部分，而第二間隙物216b的側(cè)壁僅僅一部分與第二介電層220接觸。于一實施例中，第二介電層220可以包括氧化硅、氮化硅、氧氮化物或高介電常數(shù)的介電材料。高介電常數(shù)的介電材料包括金屬氧化物。舉例來說，用于高介電常數(shù)的介電材料的金屬氧化物包括氧化物鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鉿、鋁、鑭、鈰、鐠、釹、釤、銪、釓、鏑、鈥、鉺、銩、鐿、镥、與/或上述的混合物。于一實施例中，第二介電層220為具有厚度在大約5奈米到50奈米的高介電常數(shù)的介電層。第二介電層220可透過合適的方法如熱氧化來形成。第二介電層220比第一介電層212更厚，適合用作在長通道的鰭式場效晶體管的柵極介電層。

如圖2K至圖2L所示，于第一凹槽C1內(nèi)形成第一柵極222a，并且于第二凹槽C2內(nèi)形成第二柵極222b以覆蓋第二介電層220、第二間隙物216b的側(cè)壁以及絕緣體210a被暴露出來的部分。第二介電層220配置于第二柵極222b與半導體鰭片208被暴露出的部分之間。第二介電層220不存在于第二柵極222b與第二間隙物216b之間。于一些實施例中，第一柵極222a與第二柵極222b可包括一層或多層結(jié)構(gòu)。于一些實施例中，第一柵極222a與第二柵極222b可包括金屬，例如是鋁、銅、鎢、鈦、鉭、氮化鈦、鋁化鈦、氮化鋁鈦、氮化鉭、硅化鎳、硅化鈷、其他具有功函數(shù)且與基底材料兼容的導電材料，或上述材料的組合。于一些實施例中，第一柵極222a與第二柵極222b的厚度例如是介于約30奈米至約60奈米之間。第一柵極222a與第二柵極222b可透過合適的方法，例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍或上述工藝的組合來形成。

于一實施例中，第一柵極222a的寬度W3為5奈米至50奈米，而第二柵極222b的寬度W4大于50奈米。與第一柵極222重疊且被第一柵極222a覆蓋的部分半導體鰭片208可作為短通道鰭式場效晶體管的通道，而與第二柵極222b重疊且被第二柵極222b覆蓋的部分半導體鰭片208可作為長通道鰭式場效晶體管的通道。

如圖2G與圖2L所示，第一柵極222a的寬度W3、第一擬柵極條214a的寬度W1以及第一間隙物216a之間的第一間隙G1實質(zhì)上相同(即W3＝W1＝G1)。第二柵極222b的寬度W4、第二擬柵極條214b的寬度W2以及第二間隙物216b之間的第二間隙G2實質(zhì)上相同(即W4＝W2＝G2)。

在短通道的鰭式場效晶體管中(繪示于圖2L的右側(cè)部分)，較薄的第一介電層212被形成以用作柵極介電層；在長通道的鰭式場效晶體管中(繪示于圖2L的左側(cè)部分)，較薄的第一介電層212被移除，且被選擇性地成長以及較厚的第二介電層220所取代。由于第二介電層220具有較大的厚度，半導體鰭片208被暴露出來的部分會被良好地包覆以防止第二柵極222b的漏電路徑(leakage path)和擠出路徑(extrusion path)的形成。因此，柵極置換工藝的工藝窗口可被放大。據(jù)此，可提高半導體器件的良率(yield)和可靠性。

根據(jù)一些實施方案中，鰭式場效應晶體的制造方法包括至少以下步驟。圖案化襯底以形成多個位于襯底內(nèi)的溝槽以及位于溝槽之間的半導體鰭片。于溝槽內(nèi)形成多個絕緣體。形成第一介電層以覆蓋半導體鰭片與絕緣體。于第一介電層上形成擬柵極條，擬柵極條的長度方向不同于半導體鰭片的長度方向。于擬柵極條的多個側(cè)壁上形成一對間隙物。移除擬柵極條與位于擬柵極條下方的第一介電層直到間隙物的多個側(cè)壁、半導體鰭片的一部分以及絕緣體的多個部分被暴露出來。形成第二介電層以選擇性地覆蓋半導體鰭片被暴露出來的部分，其中第一介電層的厚度小于第二介電層的厚度。于間隙物之間形成柵極以覆蓋第二介電層、間隙物被暴露出的側(cè)壁以及絕緣體被暴露出來的部分。

在所述鰭式場效應晶體的制造方法中，于擬柵極條移除之前，于第一介電層上形成間隙物，且間隙物沿著擬柵極條的側(cè)壁延伸。

在所述鰭式場效應晶體的制造方法中，移除擬柵極條與第一介電層以形成位于間隙物之間的凹槽，而第二介電層形成于凹槽所暴露出的半導體鰭片的部分上。

在所述鰭式場效應晶體的制造方法中，擬柵極條、第一介電層以及部分的絕緣體是在形成凹槽的蝕刻工藝中被移除。

在所述鰭式場效應晶體的制造方法中，第二介電層是透過熱氧化而形成。

在所述鰭式場效應晶體的制造方法中，具有寬度大于50奈米的柵極形成于間隙物之間以覆蓋第二介電層、間隙物被暴露出的側(cè)壁以及絕緣體被暴露出的部分。

在所述鰭式場效應晶體的制造方法中，鰭式場效晶體管的制作方法，更包括:于移除擬柵極條之前，形成源極與漏極于半導體鰭片上。

根據(jù)其他實施例中，半導體器件的制作方法至少包括以下步驟。圖案化襯底以形成多個位于襯底內(nèi)的溝槽以及多個位于溝槽之間的半導體鰭片。形成多個絕緣體于溝槽內(nèi)。形成第一介電層以覆蓋半導體鰭片與絕緣體。形成至少一第一擬柵極條與至少一第二擬柵極條于第一介電層上，其中第一擬柵極條與第二擬柵極條的長度方向不同于半導體鰭片的長度方向，且第一擬柵極條的寬度小于第二擬柵極條的寬度。分別形成一對第一間隙物以及一對第二間隙物于第一擬柵極條的多個側(cè)壁上以及第二擬柵極條的多個側(cè)壁上。移除第一擬柵極條以形成第一凹槽。移除第二擬柵極條與位于第二擬柵極條下方的第一介電層直到第二間隙物的多個側(cè)壁、半導體鰭片的一部分以及絕緣體的多個部分被暴露出來，而形成第二凹槽。形成第二介電層于第二凹槽內(nèi)以選擇性地覆蓋半導體鰭片被暴露出來的部分，其中第一介電層的厚度小于第二介電層的厚度。形成第一柵極于第一凹槽內(nèi)。形成第二柵極于第二凹槽內(nèi)以覆蓋第二介電層，第二間隙物被暴露出來的側(cè)壁以及絕緣體被暴露出來的部分。

在所述半導體器件的制造方法中，第一擬柵極條與第二擬柵極條于同一步驟中移除。

在所述半導體器件的制造方法中，形成第一擬柵極條與第二擬柵極條的方法，包括:形成導電層于第一介電層上；以及圖案化導電層以形成具有第一寬度的第一導電條以及具有第二寬度的第二導電條，第一寬度小于第二寬度。

在所述半導體器件的制造方法中，第一間隙物形成于第一介電層上且沿著第一擬柵極條的側(cè)壁延伸，第二間隙物形成于第一介電層上且沿著第二擬柵極條的側(cè)壁延伸。

在所述半導體器件的制造方法中，移除第二擬柵極條，位于第二擬柵極條下方的第一介電層以及部分的絕緣體是在形成第二凹槽的蝕刻工藝中。

在所述半導體器件的制造方法中，第二介電層是透過熱氧化而形成。

在所述半導體器件的制造方法中，具有寬度介于5奈米至50奈米的第一柵極形成于第一凹槽內(nèi)，而具有寬度大于50奈米的第二柵極形成于第二凹槽內(nèi)，以覆蓋第二介電層、第二間隙物的被暴露出來的側(cè)壁以及絕緣體被暴露出來的部分。

在所述半導體器件的制造方法中，半導體器件的制作方法，更包括:于移除第一擬柵極條與第二擬柵極條之前，形成多個源極與多個漏極于半導體鰭片上。

根據(jù)其他實施例，半導體器件包括襯底、多個絕緣體、第一介電層、一對第一間隙物、第一柵極、一對第二間隙物、第二介電層和第二柵極。襯底包括多個溝槽以及多個位于溝槽之間的半導體鰭片。絕緣體位于溝槽內(nèi)。第一介電層覆蓋半導體鰭片與絕緣體，且暴露出半導體鰭片的一部分以及絕緣體的部分。第一間隙物配置于第一介電層上。第一柵極配置于第一介電層上且位于第一間隙物之間。第二間隙物配置于第一介電層上。第二介電層配置于第二間隙物之間，其中第二介電層選擇性覆蓋半導體鰭片被暴露出來的部分，而第一介電層的厚度小于第二介電層的厚度。第二柵極配置于第二間隙物之間以覆蓋第二介電層、第二間隙物被暴露出的側(cè)壁以及絕緣體被暴露出來的部分，其中第一柵極的寬度小于第二柵極的寬度。

在所述半導體器件中，第一介電層的厚度介于0.2奈米至5奈米之間，且第二介電層的厚度介于5奈米至50奈米之間。

在所述半導體器件中，第一柵極的寬度介于5奈米至50奈米之間，而第二柵極的寬度大于50奈米。

在所述半導體器件中，第二柵極的寬度實質(zhì)上等于第二間隙物之間的一間隙。

在所述半導體器件中，第二介電層配置于半導體鰭片被暴露出出來的部分與第二柵極之間。

以上概述了數(shù)個實施例的特征，使本領域具有通常知識者可更佳了解本發(fā)明的態(tài)樣。本領域具有通常知識者應理解，其可輕易地使用本發(fā)明作為設計或修改其他工藝與結(jié)構(gòu)的依據(jù)，以實行本文所介紹的實施例的相同目的及/或達到相同優(yōu)點。本領域具有通常知識者還應理解，這種等效的配置并不悖離本發(fā)明的精神與范疇，且本領域具有通常知識者在不悖離本發(fā)明的精神與范疇的情況下可對本文做出各種改變、置換以及變更。