納米線結(jié)構(gòu)及其制作方法
【專利摘要】本發(fā)明公開一種納米線結(jié)構(gòu)及其制作方法，其制作方法包括下列步驟。在基底上形成鰭片與淺溝隔離。鰭片的上部暴露于淺溝隔離之外。在被暴露出的鰭片上形成第一圖案化介電層，并對淺溝隔離進行凹入蝕刻制作工藝，以暴露出鰭片的下部。在第二區(qū)形成第二圖案化介電層，以覆蓋第一圖案化介電層以及第二區(qū)中被暴露出的鰭片。移除被暴露出的鰭片的下部，以于第一區(qū)形成上鰭片與下鰭片。再對淺溝隔離進行另一凹入蝕刻制作工藝，以暴露出部分的下鰭片以及位于第二區(qū)的部分的鰭片。移除第一區(qū)的第一圖案化介電層，并將上鰭片轉(zhuǎn)變成第一納米線。
【專利說明】
納米線結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種納米線結(jié)構(gòu)以及其制作方法，尤指一種利用部分的鰭片轉(zhuǎn)變成納米線的納米線結(jié)構(gòu)以及其制作方法。【背景技術(shù)】
[0002]當(dāng)元件發(fā)展至65納米技術(shù)世代后，使用傳統(tǒng)平面式(planar)的金屬氧化物半導(dǎo)體(metal-oxide-semiconductor，M0S)晶體管制作工藝難以持續(xù)微縮，因此，現(xiàn)有技術(shù)提出以立體或非平面(non-planar)多柵極晶體管元件來取代平面式晶體管元件的解決途徑。舉例來說，雙柵極(dual-gate)鰭式場效晶體管(Fin Field effect transistor，以下簡稱為FinFET)元件、三柵極(tr1-gate) FinFET元件、以及Q (omega)式FinFET元件等都已被提出?，F(xiàn)在，則更發(fā)展出利用納米線作為通道的全柵極(gate-all-around，GAA)晶體管元件，作為繼續(xù)提升元件積成度與元件效能的方案。此外，業(yè)界也提出使用含有鍺成分的納米線來更進一步提升納米線晶體管的迀移率(mobility)，用于符合更高規(guī)格的邏輯、存儲器等元件的需求。
【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種納米線結(jié)構(gòu)及其制作方法，利用形成圖案化介電層以及對淺溝隔離進行凹入蝕刻等方式將部分的鰭片轉(zhuǎn)變?yōu)榧{米線。
[0004]根據(jù)本發(fā)明的一實施例，本發(fā)明提供一種納米線結(jié)構(gòu)的制作方法，包括下列步驟。 首先，在一基底上形成一鰭片以及一淺溝隔離。淺溝隔離圍繞鰭片，鰭片的上部暴露于淺溝隔離之外，鰭片包括一第一區(qū)以及兩個第二區(qū)，且第一區(qū)位于兩個第二區(qū)之間。然后，在被暴露出的鰭片上形成一第一圖案化介電層，并對淺溝隔離進行一凹入蝕刻(recessing)制作工藝，用以暴露出鰭片的一下部。在鰭片的第二區(qū)形成一第二圖案化介電層，用以覆蓋第一圖案化介電層以及被暴露出的鰭片。然后，移除被暴露出的鰭片的下部，用以于第一區(qū)中形成一上鰭片以及一下鰭片。一間隔于一垂直投影方向上形成于上鰭片與下鰭片之間。之后，再對淺溝隔離進行另一凹入蝕刻制作工藝，用以暴露出部分的下鰭片以及位于第二區(qū)的部分的鰭片。接著，移除第一區(qū)的第一圖案化介電層，并將上鰭片轉(zhuǎn)變成一第一納米線。
[0005]根據(jù)本發(fā)明的一實施例，本發(fā)明還提供了一種納米線結(jié)構(gòu)，包括一第一納米線以及一第二納米線。第一納米線設(shè)置于一基底上，第二納米線于一垂直投影方向上設(shè)置于第一納米線與基底之間。第一納米線與第二納米線互相平行，且第一納米線的寬度與第二納米線的寬度不同。
[0006]根據(jù)本發(fā)明的另一實施例，本發(fā)明還提供了一種納米線結(jié)構(gòu)，包括一納米線以及一鰭狀結(jié)構(gòu)。納米線設(shè)置于一基底上，鰭狀結(jié)構(gòu)于一垂直投影方向上設(shè)置于納米線與基底之間。納米線與鰭狀結(jié)構(gòu)互相平行。
[0007]通過本發(fā)明所提供的納米線結(jié)構(gòu)的制作方法，可使納米線結(jié)構(gòu)具有于垂直方向排列的多個納米線或納米線與鰭狀結(jié)構(gòu)，由此達到提升相關(guān)的元件積成度與元件效能等目的。
【附圖說明】
[0008]圖1至圖20為本發(fā)明第一實施例的納米線結(jié)構(gòu)的制作方法示意圖；
[0009]圖21至圖25為本發(fā)明第二實施例的納米線結(jié)構(gòu)的制作方法示意圖。
[0010]主要元件符號說明
[0011]10 基底
[0012]20 鰭片
[0013]20A上鰭片
[0014]20B下鰭片
[0015]20L 下部
[0016]20U 上部
[0017]30淺溝隔離
[0018]31第一圖案化介電層
[0019]32第二圖案化介電層
[0020]33第三圖案化介電層
[0021]34第一氧化層
[0022]35第二氧化層
[0023]40外延層
[0024]50柱狀結(jié)構(gòu)
[0025]50L柱狀結(jié)構(gòu)的下部
[0026]50U柱狀結(jié)構(gòu)的上部
[0027]60納米線
[0028]61第一納米線
[0029]62第二納米線
[0030]63鰭狀結(jié)構(gòu)
[0031]71柵極介電層
[0032]72功函數(shù)層
[0033]73柵極電極
[0034]74間隙壁
[0035]81金屬硅化物層
[0036]82導(dǎo)電插塞
[0037]101納米線結(jié)構(gòu)
[0038]102納米線結(jié)構(gòu)
[0039]200納米線晶體管
[0040]Dl第一方向
[0041]D2第二方向
[0042]D3垂直投影方向
[0043]G 間隔
[0044]R1 第一區(qū)
[0045]R2 第二區(qū)
[0046]W1第一寬度 [〇〇47] W2第二寬度 [〇〇48] W3第三寬度【具體實施方式】
[0049]請參閱圖1至圖20。圖1至圖20所繪示為本發(fā)明第一實施例的納米線結(jié)構(gòu)的制作方法示意圖。其中圖1、圖3、圖4、圖5、圖8、圖10、圖13、圖15以及圖18為立體示意圖， 圖7為沿圖6中A-A’剖線所繪示的剖視圖，圖12為沿圖11中B-B’剖線所繪示的剖視圖， 圖17為沿圖16中C-C’剖線所繪示的剖視圖，而圖1、圖5、圖8、圖10、圖13、圖15以及圖 18為分別對應(yīng)圖2、圖6、圖9、圖11、圖14、圖16以及圖19中的部分區(qū)域立體示意圖。舉例來說，圖1可被視為圖2的左半部或右半部且省略基底的立體示意圖，而其他立體示意圖與其對應(yīng)的圖式關(guān)系也相同。本實施例提供一種納米線結(jié)構(gòu)的制作方法，包括下列步驟。首先，在半導(dǎo)體基底上形成多個鰭片與隔離結(jié)構(gòu)，且為方便說明起見，如圖1與圖2所示，在一基底10上形成至少一鰭片20以及一淺溝隔離30。鰭片20沿一第一方向D1延伸，且鰭片 20包括一第一區(qū)R1以及兩個第二區(qū)R2,且第一區(qū)R1于第一方向D1上位于兩個第二區(qū)R2 之間。另一方面，也可視為基底10具有一個第一區(qū)R1以及兩個第二區(qū)R2,鰭片20于第一方向D1上的兩端分別位于兩個第二區(qū)R2中，而鰭片20的兩端之間的區(qū)域位于第一區(qū)R1 中。淺溝隔離30圍繞鰭片20,且淺溝隔離30于一與第一方向D1正交的第二方向D2上位于鰭片20的兩側(cè)。第一區(qū)R1可被視為對應(yīng)后續(xù)要形成柵極電極的區(qū)域，而第二區(qū)R2可被視為后續(xù)要當(dāng)作源極/漏極的區(qū)域，但并不以此為限。
[0050]本實施例的基底10可包括娃基底(silicon substrate)、外延娃基底(epitaxial silicon substrate)、娃鍺半導(dǎo)體基底(silicon germanium substrate)、碳化娃基底 (silicon carbide substrate)或娃覆絕緣(silicon-on-1nsulator, SOI)基底等，但并不以此為限。鰭片20則優(yōu)選為硅鰭片，可通過對基底10進行黃光蝕刻制作工藝例如通過間隙壁影像轉(zhuǎn)移(sidewall image transfer, SIT)所形成，但并不以此為限。淺溝隔離 30的材料可包括氧化硅或其他適合的絕緣材料，而淺溝隔離30可在形成鰭片20之后先形成一絕緣材料以覆蓋鰭片20,接著再通過例如一化學(xué)機械研磨(chemical mechanical polish，CMP)制作工藝將過多的絕緣材料移除并使淺溝隔離30于一垂直投影方向D3的高度與鰭片20的高度大體上相等，但并不以此為限。
[0051]接著，如圖3所示，可對淺溝隔離30進行一凹入蝕刻(recessing)制作工藝，用以降低淺溝隔離30于垂直投影方向D3上的高度并使鰭片20的上部20U暴露于淺溝隔離30 之外。然后，利用沉積、光刻、蝕刻等制作工藝，在被暴露出的鰭片20上形成一第一圖案化介電層31，第一圖案化介電層31可包括氮化硅、氮氧化硅或其他適合的介電材料，且第一圖案化介電層31形成于第一區(qū)R1以及第二區(qū)R2的鰭片20上。此外，在本發(fā)明的其他實施例中，也可視需要利用對暴露出的鰭片20進行氮化或氧化方式形成自對準的第一圖案化介電層31，或者也可通過用于形成鰭片20的硬掩模層(未圖示)以及于鰭片20兩側(cè)形成間隙壁(未圖示)來當(dāng)作上述的第一圖案化介電層31。
[0052]然后，如圖4所示，對淺溝隔離30再進行一凹入蝕刻制作工藝，用以暴露出鰭片20的一下部20L。鰭片20的上部20U與鰭片20的下部20L相連，鰭片20的上部20U被第一圖案化介電層31覆蓋，而鰭片20的下部20L于第二方向D2上至少部分未被第一圖案化介電層31以及淺溝隔離30所覆蓋。
[0053]接著，如圖5至圖7所示，利用沉積、光刻、蝕刻等制作工藝，在鰭片20兩端的第二區(qū)R2分別形成一第二圖案化介電層32，亦即，此二第二圖案化介電層32于各第二區(qū)R2會分別覆蓋第一圖案化介電層31以及被第一圖案化介電層31與淺溝隔離30暴露出的鰭片
20。在第二圖案化介電層32形成之后，移除被暴露出的鰭片20的下部20L，用以于第一區(qū)Rl中形成一上鰭片20A以及一下鰭片20B。上述的移除被暴露出的鰭片20的方式可包括濕式蝕刻制作工藝，但并不以此為限。換句話說，第一圖案化介電層31可當(dāng)作形成上鰭片20A的掩模，而第二圖案化介電層32則可當(dāng)作避免第二區(qū)R2的鰭片20被蝕刻斷開的掩模，由此使第二區(qū)R2的鰭片20可被保留下來以形成用以支撐的柱狀結(jié)構(gòu)，但并不以此為限。
[0054]—間隔G于垂直投影方向D3上形成于上鰭片20A與下鰭片20B之間，也就是說上鰭片20A于第一區(qū)Rl懸空設(shè)置于下鰭片20B的上方。上鰭片20A與上鰭片20B于第一區(qū)Rl中被間隔G所隔離，且上鰭片20A與下鰭片20B于兩第二區(qū)R2中仍通過鰭片20未被蝕刻的區(qū)域相連。第二圖案化介電層32可包括氮化硅、氮氧化硅或其他適合的介電材料，且通過控制第二圖案化介電層32于第二區(qū)R2的覆蓋區(qū)域狀況，可使形成的上鰭片20A與下鰭片20B也部分延伸至第二區(qū)R2中，但并不以此為限。
[0055]如圖8與圖9所示，在上鰭片20A與下鰭片20B形成之后，可再對淺溝隔離30進行另一凹入蝕刻制作工藝，用以更進一步降低淺溝隔離30于垂直投影方向D3上的高度并暴露出部分的下鰭片20B以及位于第二區(qū)R2的部分的鰭片20。下鰭片20B于第二方向D2上的兩側(cè)至少部分未被淺溝隔離30覆蓋而暴露出來。接著，再次利用沉積、光刻、蝕刻等制作工藝，在各第二區(qū)R2分別形成一第三圖案化介電層33，用以覆蓋第二圖案化介電層32以及被暴露出的鰭片20。第三圖案化介電層33可包括氮化硅、氮氧化硅或其他適合的介電材料。
[0056]之后，如圖10至圖12所示，移除第一區(qū)Rl的第一圖案化介電層31，或者也可說是將未被第二圖案化介電層32或/及第三圖案化介電層33覆蓋的第一圖案化介電層31移除，用于使上鰭片20A暴露出來。然后，在上鰭片20A以及下鰭片20B上分別形成一外延層40。本實施例的外延層40的材料可相同或不同于鰭片20的材料，且可依其所制備晶體管的電性需求而篩選合適的材料，例如可包括一鍺外延層或一硅鍺外延層等，但并不以此為限。外延層40可通過外延成長的方式形成于被暴露出的上鰭片20A與下鰭片20B的表面上，因此被第一圖案化介電層31、第二圖案化介電層32以及第三圖案化介電層33覆蓋的鰭片20的區(qū)域并不會形成外延層40。通過上述方式，可使得上鰭片20A于第二方向D2上的兩側(cè)以及于垂直投影方向D3的上表面與下表面均可形成外延層40，而下鰭片20B由于仍有部分區(qū)域被淺溝隔離30所覆蓋圍繞，故下鰭片20B僅有上表面以及第二方向D2上的兩側(cè)可形成外延層40。
[0057]接著，如圖13與圖14所示，本實施例的制作方法可選擇性地于外延層40形成之后，再對淺溝隔離30進行又一凹入蝕刻制作工藝，用以再次降低淺溝隔離30于垂直投影方向D3上的高度并暴露出至少部分的未被外延層40覆蓋的下鰭片20B。在本實施例中，第三圖案化介電層33優(yōu)選于鰭片20沿第二方向D2上的兩側(cè)延伸且覆蓋淺溝隔離30的表面， 由此保護位于第二區(qū)R2的部分鰭片20可不因再次對淺溝隔離30進行凹入蝕刻制作工藝時被暴露出來，但并不以此為限。
[0058]然后，如圖15至圖17所示，進行一氧化制作工藝，用以將被外延層覆蓋的上鰭片轉(zhuǎn)變?yōu)楸灰坏谝谎趸瘜?4圍繞的一第一納米線61，將被外延層覆蓋的下鰭片轉(zhuǎn)變?yōu)楸坏谝谎趸瘜?4圍繞的一第二納米線62,并于第二區(qū)R2將被第一圖案化介電層、第二圖案化介電層以及第三圖案化介電層覆蓋的鰭片20轉(zhuǎn)變?yōu)閮蓚€被一第二氧化層35覆蓋的柱狀結(jié)構(gòu) 50分別位于兩個第二區(qū)R2中。換句話說，第二納米線62于垂直投影方向D3上形成于第一納米線61與基底10之間，且上述圖13與圖14中對淺溝隔離30所進行的凹入蝕刻制作工藝于外延層形成之后以及于氧化制作工藝之前進行。在本實施例的氧化制作工藝中，上鰭片與下鰭片或/及外延層中的硅由于會較優(yōu)先被氧化而向外擴散，故可使得外延層中的鍺向中心擴散且集中而形成鍺納米線，而包覆鍺納米線的第一氧化層34則為氧化硅層。也就是說，第一納米線61與第二納米線62優(yōu)選分別為一鍺納米線，但本發(fā)明并不以此為限。在本發(fā)明的其他優(yōu)選實施例中也可視需要使用其他材料的外延層來形成不同成分的納米線。
[0059]值得說明的是，由于在進行氧化制作工藝之前，上鰭片四面被外延層包覆而下鰭片僅有三面被外延層包覆，因此會造成第二納米線62的寬度小于第一納米線61的寬度。舉例來說，第一納米線61于第二方向D2上具有一第一寬度W1，第二納米線62于第二方向D2 上具有一第二寬度W2,而第二寬度W2小于第一寬度W1，但并不以此為限。在本發(fā)明的其他實施例中也可通過原本即具有上細下寬形狀的鰭片20或其他制作工藝方式來形成比第一納米線61更寬的第二納米線62。此外，第一納米線61以及第二納米線62于第一區(qū)R1中互相上下分離，且第一納米線61以及第二納米線62與第二區(qū)R2中的柱狀結(jié)構(gòu)50連接。此夕卜，由于柱狀結(jié)構(gòu)50并非以外延層經(jīng)由氧化制作工藝所形成，故柱狀結(jié)構(gòu)50的材料組成仍主要以硅為主，而自柱狀結(jié)構(gòu)50與第一納米線61以及第二納米線62連接處朝第一納米線 61以及第二納米線62的中心處的鍺成分比呈現(xiàn)一逐漸增加的分布狀態(tài)，但并不以此為限。
[0060]之后，如圖18與圖19所示，將于上述的氧化制作工藝中所形成的第一氧化層與第二氧化層移除而形成一納米線結(jié)構(gòu)101。如圖18、圖19以及圖17所示，本實施例的納米線結(jié)構(gòu)101包括第一納米線61以及第二納米線62。第一納米線61設(shè)置于基底10上，第一納米線61沿第一方向D1延伸，基底10具有一個第一區(qū)R1以及兩個第二區(qū)R2,且第一區(qū)R1 于第一方向D1上位于兩個第二區(qū)R2之間。第二納米線62于垂直投影方向D3上設(shè)置于第一納米線61與基底10之間。第二納米線62沿第一方向D1延伸，第一納米線61與第二納米線62互相平行，且第一納米線61的寬度與第二納米線62的寬度不同。在本實施例中， 以第二納米線62的寬度小于第一納米線61的寬度的狀況進行說明，但并不以此為限。舉例來說，第一納米線61于第二方向D2上的第一寬度W1優(yōu)選介于10納米至30納米之間， 而第二納米線62于第二方向D2上的第二寬度W2優(yōu)選介于7納米至27納米之間，但并不以此為限。此外，納米線結(jié)構(gòu)101還包括兩個柱狀結(jié)構(gòu)50分別設(shè)置于兩個第二區(qū)R2中，第一納米線61以及第二納米線62于第一區(qū)R1中被間隔G形成隔離，且第一納米線61以及第二納米線62與第二區(qū)R2的柱狀結(jié)構(gòu)50連接。換句話說，在垂直投影方向D3上排列設(shè)置的第一納米線61與第二納米線62于第一區(qū)R1彼此分離，但于第二區(qū)R2中通過柱狀結(jié)構(gòu)50相連，且兩柱狀結(jié)構(gòu)50可對懸空的第一納米線61與第二納米線62提供支撐的效果。由于本實施例的柱狀結(jié)構(gòu)50以被多層堆疊的圖案化介電層所覆蓋的鰭片20經(jīng)由氧化制作工藝所形成，故柱狀結(jié)構(gòu)50的一上部50U于第二方向D2上的寬度優(yōu)選會大于柱狀結(jié)構(gòu)50 的一下部50L于第二方向D2上的寬度，但并不以此為限。值得說明的是，本發(fā)明的納米線結(jié)構(gòu)的制作方法并不限于僅形成上述的第一納米線61以及第二納米線62,在本發(fā)明的其他優(yōu)選實施例中也可視需要采用相同的制作方式于垂直投影方向D3上形成三條或三條以上互相對應(yīng)排列的納米線。
[0061]如圖20所示，本實施例的納米線結(jié)構(gòu)的制作方法可還包括于形成一柵極介電層 71以及一柵極電極73,柵極電極73環(huán)繞位于第一區(qū)R1的第一納米線61與第二納米線62， 且柵極介電層71形成于柵極電極73與第一納米線61之間以及形成于柵極電極73與第二納米線62之間。柵極介電層71可包括一高介電常數(shù)柵極介電層，但并不以此為限。此外， 本實施例的制作方法可選擇性地還包括形成一間隙壁74、一金屬硅化物層81以及多個導(dǎo)電插塞82,用以形成如圖20所示的一納米線晶體管200。換句話說，本實施例的納米線結(jié)構(gòu)可被應(yīng)用于形成納米線晶體管，但本發(fā)明并不以此為限，本發(fā)明的納米線結(jié)構(gòu)也可視需要應(yīng)用于其他種類的半導(dǎo)體元件中。在納米線晶體管200中，若柵極電極73為金屬柵極時， 可選擇性地還包括一功函數(shù)層72環(huán)繞第一納米線61與第二納米線62,且功函數(shù)層72設(shè)置于柵極電極73與柵極介電層71之間。間隙壁74設(shè)置于柵極電極73于第一方向D1上的兩側(cè)，且間隙壁74部分覆蓋第一納米線61與第二納米線62。金屬硅化物層81形成于未被柵極電極73與間隙壁74所覆蓋的第一納米線61與第二納米線62上，且金屬硅化物層81 也可形成于柱狀結(jié)構(gòu)50上。柱狀結(jié)構(gòu)50以及未被柵極電極73與間隙壁74所覆蓋的第一納米線61與第二納米線62的區(qū)域可經(jīng)由離子注入制作工藝而形成源極/漏極區(qū)，而導(dǎo)電插塞82則分別與位于源極/漏極區(qū)的金屬硅化物層81或柵極電極73形成電連接。通過本實施例的制作方法，可于垂直投影方向D3上形成多個互相對應(yīng)的納米線，由此除了可提升元件積成度，另一方面更可提升對應(yīng)形成的納米線晶體管的元件效能。此外，利用本發(fā)明的納米線結(jié)構(gòu)所形成的納米線晶體管并不以圖20中所述的結(jié)構(gòu)為限而可視需要搭配其他的晶體管結(jié)構(gòu)設(shè)計。
[0062]請參閱圖21至圖25,并請一并參考圖10至圖12。圖21至圖25所繪示為本發(fā)明第二實施例的納米線結(jié)構(gòu)的制作方法示意圖。其中圖21為圖22中的部分區(qū)域立體示意圖， 圖24為圖25中的部分區(qū)域立體示意圖，而圖23為沿圖22中D-D’剖線所繪示的剖視圖。 如圖10至圖12以及圖21至圖23所示，與上述第一實施例不同的地方在于，本實施例的制作方法于外延層40形成之后隨即進行氧化制作工藝，而不如圖13所示的對淺溝隔離30進行凹入蝕刻制作工藝，也就是說于氧化制作工藝進行時，下鰭片20B并未部分暴露于外延層40與淺溝隔離30之外。因此，氧化制作工藝將被外延層40覆蓋的下鰭片20B轉(zhuǎn)變?yōu)楸坏谝谎趸瘜?4圍繞的一鰭狀結(jié)構(gòu)63,而鰭狀結(jié)構(gòu)63優(yōu)選為一鍺鰭狀結(jié)構(gòu)，但并不此為限。 也就是說，鰭狀結(jié)構(gòu)63于垂直投影方向D3上形成于第一納米線61與基底10之間。此外， 由于在進行氧化制作工藝之前，上鰭片20A四面被外延層40包覆而下鰭片20B僅有三面被外延層40包覆，因此會造成鰭狀結(jié)構(gòu)63的寬度小于第一納米線61的寬度。舉例來說，第一納米線61于第二方向D2上具有第一寬度W1，鰭狀結(jié)構(gòu)63于第二方向D2上具有一第三寬度W3,而第三寬度W3小于第一寬度W1，但并不以此為限。在本發(fā)明的其他實施例中也可通過原本即具有上細下寬形狀的鰭片20或其他制作工藝方式來形成比第一納米線61更寬的鰭狀結(jié)構(gòu)63。此外，第一納米線61以及鰭狀結(jié)構(gòu)63于第一區(qū)R1中互相分離，且第一納米線61以及鰭狀結(jié)構(gòu)63與第二區(qū)R2中的柱狀結(jié)構(gòu)50連接。
[0063]之后，如圖24與圖25所示，將于上述的氧化制作工藝中所形成的第一氧化層與第二氧化層移除而形成一納米線結(jié)構(gòu)102。如圖24、圖25以及圖23所示，本實施例的納米線結(jié)構(gòu)102包括一納米線60 (也就是上述的第一納米線61)以及鰭狀結(jié)構(gòu)63。納米線60設(shè)置于基底10上，納米線60沿第一方向D1延伸，基底10具有一個第一區(qū)R1以及兩個第二區(qū)R2,且第一區(qū)R1于第一方向D1上位于兩個第二區(qū)R2之間。鰭狀結(jié)構(gòu)63于垂直投影方向D3上設(shè)置于納米線60與基底10之間，鰭狀結(jié)構(gòu)63沿第一方向D1延伸，納米線60與鰭狀結(jié)構(gòu)63互相平行，且鰭狀結(jié)構(gòu)63的寬度與納米線60的寬度不同，例如鰭狀結(jié)構(gòu)63的寬度可小于納米線60的寬度，但并不以此為限。舉例來說，納米線60于第二方向D2上的第一寬度W1優(yōu)選介于10納米至30納米之間，而鰭狀結(jié)構(gòu)63于第二方向D2上的第三寬度W3 優(yōu)選介于7納米至27納米之間，但并不以此為限。此外，納米線結(jié)構(gòu)102還包括兩個柱狀結(jié)構(gòu)50分別設(shè)置于兩個第二區(qū)R2中，納米線60以及鰭狀結(jié)構(gòu)63于第一區(qū)R1中被間隔G 形成隔離，且納米線60以及鰭狀結(jié)構(gòu)63與第二區(qū)R2的柱狀結(jié)構(gòu)50連接。換句話說，于垂直投影方向D3上排列設(shè)置的納米線60與鰭狀結(jié)構(gòu)63于第一區(qū)R1彼此分離，但于第二區(qū) R2中通過柱狀結(jié)構(gòu)50相連，且兩柱狀結(jié)構(gòu)50可對懸空的納米線60提供支撐效果。另請注意，本發(fā)明的納米線結(jié)構(gòu)的制作方法并不限于僅形成上述的納米線60以及鰭狀結(jié)構(gòu)63,在本發(fā)明的其他優(yōu)選實施例中也可視需要采用相同的制作方式于垂直投影方向D3上形成多條互相對應(yīng)排列的納米線以及鰭狀結(jié)構(gòu)。
[0064]綜上所述，通過本發(fā)明的納米線結(jié)構(gòu)的制作方法，可使納米線結(jié)構(gòu)具有于垂直方向排列的多個納米線或納米線與鰭狀結(jié)構(gòu)，由此達到提升相關(guān)的元件積成度與元件效能等目的。此外，本發(fā)明的制作方法更利用外延層搭配氧化制作工藝的方式來形成含鍺的納米線或/及鰭狀結(jié)構(gòu)，由此提升納米線晶體管的迀移率，用以符合更高規(guī)格的元件需求。
[0065]以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，都應(yīng)屬本發(fā)明的涵蓋范圍。
【主權(quán)項】
1.一種納米線結(jié)構(gòu)的制作方法，包括:在一基底上形成一鰭片以及一淺溝隔離，其中該淺溝隔離圍繞該鰭片，該鰭片的一上 部暴露于該淺溝隔離之外，該鰭片包括一第一區(qū)以及兩個第二區(qū)，且該第一區(qū)位于該兩個 第二區(qū)之間；在被暴露出的該鰭片上形成一第一圖案化介電層；對該淺溝隔離進行一凹入蝕刻(recessing)制作工藝，用以暴露出該鰭片的一下部；在該鰭片的該兩個第二區(qū)形成一第二圖案化介電層，用以覆蓋該第一圖案化介電層以 及被暴露出的該鑛片；移除被暴露出的該鰭片的該下部，用以于該第一區(qū)中形成一上鰭片以及一下鰭片，其 中一間隔于一垂直投影方向上形成于該上鰭片與該下鰭片之間；再對該淺溝隔離進行另一凹入蝕刻制作工藝，用以暴露出部分的該下鰭片以及位于該 兩個第二區(qū)的部分的該鰭片；移除該第一區(qū)的該第一圖案化介電層；以及將該上鰭片轉(zhuǎn)變成一第一納米線。2.如權(quán)利要求1所述的納米線結(jié)構(gòu)的制作方法，還包括:在該兩個第二區(qū)形成一第三圖案化介電層，其中該第三圖案化介電層于該兩個第二區(qū) 覆蓋該第二圖案化介電層與被暴露出的該鰭片，其中將該上鰭片轉(zhuǎn)變成該第一納米線的步 驟包括:在該上鰭片以及該下鰭片上形成一外延層；進行一氧化制作工藝，用以將被該外延層覆蓋的該上鰭片轉(zhuǎn)變?yōu)楸灰坏谝谎趸瘜訃@ 的該第一納米線，并于該兩個第二區(qū)將被該第一圖案化介電層、該第二圖案化介電層以及 該第三圖案化介電層覆蓋的該鰭片轉(zhuǎn)變?yōu)閮蓚€被一第二氧化層覆蓋的柱狀結(jié)構(gòu)分別位于 該兩個第二區(qū)中；以及移除該第一氧化層以及該第二氧化層。3.如權(quán)利要求2所述的納米線結(jié)構(gòu)的制作方法，其中該第一圖案化介電層、該第二圖 案化介電層以及該第三圖案化介電層分別包括氮化硅或氮氧化硅。4.如權(quán)利要求2所述的納米線結(jié)構(gòu)的制作方法，其中該外延層包括一鍺外延層或一硅 鍺外延層，且該第一納米線包括一鍺納米線。5.如權(quán)利要求2所述的納米線結(jié)構(gòu)的制作方法，還包括:在該外延層形成之后以及于該氧化制作工藝之前，對該淺溝隔離進行又一凹入蝕刻制 作工藝，用以暴露出至少部分的未被該外延層覆蓋的該下鰭片。6.如權(quán)利要求5所述的納米線結(jié)構(gòu)的制作方法，其中該氧化制作工藝將被該外延層覆 蓋的該下鰭片轉(zhuǎn)變?yōu)楸辉摰谝谎趸瘜訃@的一第二納米線。7.如權(quán)利要求6所述的納米線結(jié)構(gòu)的制作方法，其中該第二納米線于該垂直投影方向 上形成于該第一納米線與該基底之間，且該第二納米線的寬度小于該第一納米線的寬度。8.如權(quán)利要求6所述的納米線結(jié)構(gòu)的制作方法，其中該第一納米線以及該第二納米線 于該第一區(qū)中互相分離，且該第一納米線以及該第二納米線與該兩個第二區(qū)中的該兩個柱 狀結(jié)構(gòu)連接。9.如權(quán)利要求2所述的納米線結(jié)構(gòu)的制作方法，其中該氧化制作工藝將被該外延層覆蓋的該下鰭片轉(zhuǎn)變?yōu)楸辉摰谝谎趸瘜訃@的一鰭狀結(jié)構(gòu)。10.如權(quán)利要求9所述的納米線結(jié)構(gòu)的制作方法，其中該鰭狀結(jié)構(gòu)于該垂直投影方向上形成于該第一納米線與該基底之間，且該鰭狀結(jié)構(gòu)的寬度小于該第一納米線的寬度。11.如權(quán)利要求9所述的納米線結(jié)構(gòu)的制作方法，其中該第一納米線以及該鰭狀結(jié)構(gòu)于該第一區(qū)中互相分離，且該第一納米線以及該鰭狀結(jié)構(gòu)與該兩個第二區(qū)中的該兩個柱狀結(jié)構(gòu)連接。12.如權(quán)利要求1所述的納米線結(jié)構(gòu)的制作方法，還包括: 形成一柵極介電層以及一柵極電極，其中該柵極電極環(huán)繞位于該第一區(qū)的該第一納米線，且該柵極介電層形成于該柵極電極與該第一納米線之間。13.一種納米線結(jié)構(gòu)，包括: 第一納米線，設(shè)置于一基底上；以及 第二納米線，在一垂直投影方向上設(shè)置于該第一納米線與該基底之間，其中該第一納米線與該第二納米線互相平行，且該第一納米線的寬度與該第二納米線的寬度不同。14.如權(quán)利要求13所述的納米線結(jié)構(gòu)，其中該第一納米線的寬度介于10納米至30納米之間，且該第二納米線的寬度介于7納米至27納米之間。15.如權(quán)利要求13所述的納米線結(jié)構(gòu)，其中該第一納米線與該第二納米線沿一第一方向延伸，該基底具有一第一區(qū)以及兩個第二區(qū)，且該第一區(qū)于該第一方向上位于該兩個第二區(qū)之間，其中該納米線結(jié)構(gòu)還包括兩個柱狀結(jié)構(gòu)分別設(shè)置于該兩個第二區(qū)中，該第一納米線以及該第二納米線于該第一區(qū)中被一間隔形成隔離，且該第一納米線以及該第二納米線與該兩個第二區(qū)的該兩個柱狀結(jié)構(gòu)連接。16.如權(quán)利要求15所述的納米線結(jié)構(gòu)，其中該柱狀結(jié)構(gòu)的一上部的寬度大于該柱狀結(jié)構(gòu)的一下部的寬度。17.—種納米線結(jié)構(gòu)，包括: 納米線，設(shè)置于一基底上；以及 鰭狀結(jié)構(gòu)，在一垂直投影方向上設(shè)置于該納米線與該基底之間，其中該納米線與該鰭狀結(jié)構(gòu)互相平行。18.如權(quán)利要求17所述的納米線結(jié)構(gòu)，其中該鰭狀結(jié)構(gòu)的寬度與該納米線的寬度不同。19.如權(quán)利要求18所述的納米線結(jié)構(gòu)，其中該納米線的寬度介于10納米至30納米之間，且該鰭狀結(jié)構(gòu)的寬度介于7納米至27納米之間。20.如權(quán)利要求17所述的納米線結(jié)構(gòu)，其中該納米線沿一第一方向延伸，該基底具有一第一區(qū)以及兩個第二區(qū)，且該第一區(qū)于該第一方向上位于該兩個第二區(qū)之間，其中該納米線結(jié)構(gòu)還包括兩個柱狀結(jié)構(gòu)分別設(shè)置于該兩個第二區(qū)中，其中該納米線以及該鰭狀結(jié)構(gòu)于該第一區(qū)中被一間隔形成隔離，且該納米線以及該鰭狀結(jié)構(gòu)與該兩個第二區(qū)的該兩個柱狀結(jié)構(gòu)連接。
【文檔編號】H01L29/06GK106033769SQ201510107611
【公開日】2016年10月19日
【申請日】2015年3月12日
【發(fā)明人】施學(xué)浩
【申請人】聯(lián)華電子股份有限公司