技術(shù)領(lǐng)域：
：本發(fā)明的實施例是納米線(nanowire)半導(dǎo)體器件領(lǐng)域，并且特別是互補金屬氧化物半導(dǎo)體(CMOS)納米線結(jié)構(gòu)。
背景技術(shù)：
：：對于過去的數(shù)十年，集成電路中的特征的按比例制作(scaling)是不斷增長的半導(dǎo)體工業(yè)后面的驅(qū)動力。按比例制作至越來越小的特征使得能夠在半導(dǎo)體芯片的有限的占用面積(realestate)上實現(xiàn)功能單元的增大的密度。例如，縮小晶體管尺寸容許在芯片上并入增大數(shù)量的存儲器件，適于以增大容量制造產(chǎn)品。然而，對不斷增大的容量的驅(qū)動不是沒有問題的。必需優(yōu)化每一個器件的性能變得日益重要。隨著微電子器件尺度按比例制作越過15納米(nm)的節(jié)點，保持遷移率提高和短溝道控制在器件制造中提供了挑戰(zhàn)。用于制造器件的納米線提供了提高的短溝道控制。例如，硅鍺(SixGe1-x)納米線溝道結(jié)構(gòu)(其中，x<0.5)在適用于利用較高電壓操作的許多常規(guī)產(chǎn)品中的相當(dāng)大的(respectable)Eg處提供了遷移率增高。此外，硅鍺(SixGe1-x)納米線溝道(其中，x>0.5)在例如適合用于移動/手持領(lǐng)域中的低電壓產(chǎn)品的較低Eg處提供了增高的遷移率。許多不同的技術(shù)已經(jīng)嘗試提高晶體管的遷移率。然而，在對于半導(dǎo)體器件的電子和/或空穴遷移率提高的領(lǐng)域中仍然需要顯著的提高。技術(shù)實現(xiàn)要素：本發(fā)明的實施例包括互補金屬氧化物半導(dǎo)體(CMOS)納米線結(jié)構(gòu)。在實施例中，第一半導(dǎo)體器件包含設(shè)置于基底上方的第一納米線。所述第一納米線在所述基底上方的第一距離處具有中點，并且所述第一納米線包含分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區(qū)。所述半導(dǎo)體結(jié)構(gòu)還含第二半導(dǎo)體器件。所述第二半導(dǎo)體器件包含設(shè)置于所述基底上方的第二納米線。所述第二納米線在所述基底上方的第二距離處具有中點，并且所述第二納米線包括分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。所述第一距離不同于所述第二距離。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區(qū)。在另一實施例中，一種半導(dǎo)體結(jié)構(gòu)包含第一半導(dǎo)體器件。所述第一半導(dǎo)體器件包含設(shè)置于基底上方的第一納米線。所述第一納米線具有分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。所述分離的溝道區(qū)由半導(dǎo)體主干材料構(gòu)成。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區(qū)。所述半導(dǎo)體結(jié)構(gòu)還包含第二半導(dǎo)體器件。所述第二半導(dǎo)體器件包含設(shè)置于所述基底上方的第二納米線。所述第二納米線具有分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。所述分離的溝道區(qū)由所述半導(dǎo)體主干材料以及未包含于所述第一半導(dǎo)體器件的所述溝道區(qū)中的圍繞包覆材料層。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區(qū)。在另一實施例中，一種制造CMOS納米線半導(dǎo)體結(jié)構(gòu)的方法，所述方法包含于基底上方形成第一有源層，所述第一有源層具有第一晶格常數(shù)。在所述第一有源層上形成第二有源層，所述第二有源層具有大于所述第一晶格常數(shù)的第二晶格常數(shù)。由所述第一有源層形成第一納米線。所述第一納米線包含分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。由所述第二有源層形成第二納米線。所述第二納米線包含分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。形成第一柵電極疊層，所述第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區(qū)。形成第二柵電極疊層，所述第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區(qū)。附圖說明圖1A示例了根據(jù)本發(fā)明的實施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖；圖1B示例了根據(jù)本發(fā)明的實施例的圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的沿a-a’軸取得的橫截面溝道視圖；圖1C示例了根據(jù)本發(fā)明的實施例的圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的沿b-b’軸取得的橫截面間隔物視圖；圖2示例了根據(jù)本發(fā)明的實施例的CMOS基于納米線的半導(dǎo)體結(jié)構(gòu)的橫截面視圖；圖3A-3F示例了根據(jù)本發(fā)明的實施例的表示制造CMOS納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的三維橫截面視圖；圖4示例了根據(jù)本發(fā)明的實施例的另一CMOS基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖；圖5A和5B示例了根據(jù)本發(fā)明的另一實施例的表示制造另一CMOS納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的橫截面視圖；圖6示例了根據(jù)本發(fā)明的實施例的示例在CMOS納米線結(jié)構(gòu)的制造中在納米線上形成包覆層的數(shù)個途徑的橫截面視圖；圖7示例了根據(jù)本發(fā)明的一個實施的計算器件。具體實施方式描述了互補金屬氧化物半導(dǎo)體(CMOS)納米線結(jié)構(gòu)。在以下描述中，提出了諸如具體的納米線集成和材料狀況(regime)的許多具體細(xì)節(jié)，以提供對本發(fā)明的實施例的徹底的理解。對本領(lǐng)域技術(shù)人員將明顯的是，可以實踐本發(fā)明的實施例而沒有這些細(xì)節(jié)。在其它實例中，不詳細(xì)描述諸如集成電路設(shè)計布局的公知的特征，以便不會不必要地使本發(fā)明的實施例模糊。此外，應(yīng)當(dāng)理解，圖中示出的各種實施例是示例性的表示而不必是按照比例繪制的。本發(fā)明的一個或更多實施例涉及對NMOS和PMOS利用獨立的溝道材料的集成圍柵(gate-all-around)納米線CMOS結(jié)構(gòu)。于此描述了高性能、低泄漏CMOS晶體管技術(shù)途徑。在范例中，對從一個公共多層外延疊層開始的NMOS/PMOS利用不同的溝道材料。在另一范例中，獨立地優(yōu)化的溝道材料可以通過在主干(backbone)線上生長包覆外延層來提供較高電子和空穴遷移率的溝道形成。于此處理了對NMOS和PMOS二者使用相同溝道材料的同時提高電子和空穴遷移率的困難?？梢允褂脩?yīng)變解決方案、較高遷移率的溝道材料、或較高遷移率的溝道取向來增高器件性能。例如，嵌入式SiGe(e-SiGe)、嵌入式Si-C(e-SiC)、應(yīng)力記憶(memorization)、接觸刻蝕停層(CESL)是當(dāng)前的應(yīng)變解決方案。也已經(jīng)研究了SiGe、Ge和III-V、不同的取向、以及SiGe上的各種應(yīng)變Si(或相反)。在實施例中，代替對NMOS和PMOS獨立地生長外延膜或并入嵌入式應(yīng)變層，制造了多外延層結(jié)構(gòu)(超晶格)并且隨后使用用于NMOS納米線器件的第一部分和用于PMOS納米線器件的第二部分對其進(jìn)行分解。歸因于應(yīng)變馳豫問題，特別是隨著鰭狀物幾何結(jié)構(gòu)變得更高，生長厚的應(yīng)變層是困難的。應(yīng)變馳豫可以在外延層中引起過量的缺陷并劣化器件性能、良率(yield)、和可靠性。雖然使用超晶格(例如Si/SiGe)對于制作不同材料的良好控制的應(yīng)變層的問題是已知的，但是在實施例中，首先制造超晶格并且隨后對其進(jìn)行分割以分別對NMOS或PMSO最大化遷移率?？梢酝ㄟ^選擇性地從多層外延疊層刻蝕犧牲層來形成納米線/納米帶(nanoribbon)結(jié)構(gòu)。外延層可以用作溝道或可以被選擇性地去除以形成用于圍柵結(jié)構(gòu)的間隙。外延線之下的隔離層可以提供電隔離并形成用于圍柵(all-aroundgate)的底部間隙。最簡單的CMOS集成方案采用以相同材料制造的N/PMOS溝道。工藝對于制造是較簡單的，因為其采用單個選擇性刻蝕。然而，可能需要應(yīng)變技術(shù)來提升器件性能。例如，當(dāng)硅用于溝道材料時，PMOS通過壓應(yīng)力得到了增高，且NMOS通過沿溝道方向的張應(yīng)力得到了增高，增高了載流子遷移率。根據(jù)本發(fā)明的實施例，應(yīng)用了開始材料疊層的獨特特征來集成為了較高的遷移率而被優(yōu)化的不同的NMOS和PMOS溝道材料。例如，在一個實施例中，NMOS器件的犧牲層用作PMOS溝道，且PMOS器件的犧牲層用作NMOS溝道。因為可以在處理期間去除犧牲層，所以使得溝道材料和優(yōu)化的獨立選擇成為可能。本發(fā)明的一個或更多實施例涉及提高對于NMOS或PMOS晶體管，或二者，的溝道遷移率?？梢允褂美鐪系绤^(qū)中的應(yīng)變來提高遷移率。從而，于此描述的一個或更多途徑在用于NMOS和PMOS晶體管二者的溝道區(qū)中提供了合適的應(yīng)變。在實施例中，提供了應(yīng)變NMOS和PMOS納米線。在第一方面，圖1A示例了根據(jù)本發(fā)明的實施例的基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖。圖1B示例了圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的沿a-a’軸取得的橫截面溝道視圖。圖1C示例了圖1A的基于納米線的半導(dǎo)體結(jié)構(gòu)的沿b-b’軸取得的橫截面間隔物視圖。參照圖1A，半導(dǎo)體器件100包含設(shè)置于基底102上方的一個或更多豎直層疊的納米線(104組)。于此的實施例針對單線器件和多線器件二者。作為范例，為示例目的示出了具有納米線104A、104B和104C的基于三納米線的器件。為描述方便，納米線104A用作范例，其中描述僅集中于一個納米線上。應(yīng)當(dāng)理解，在描述了一個納米線的屬性的地方，基于多個納米線的實施例可以對于納米線中的每一個納米線具有相同的屬性。納米線104中的每一個納米線包含設(shè)置于納米線中的溝道區(qū)106。溝道區(qū)106具有長度(L)。參照圖1B，溝道區(qū)也具有正交于長度(L)的周邊(perimeter)。參照圖1A和1B二者，柵電極疊層108圍繞溝道區(qū)106中的每一個溝道區(qū)的整個周邊。柵電極疊層108包含柵電極以及設(shè)置于溝道區(qū)106與柵電極之間的柵電介質(zhì)層(圖1B中示為圍繞溝道區(qū)106的虛線)。溝道區(qū)106是分離的(discrete)，因為其由柵電極疊層108完全圍繞。即，在柵電極疊層108圍繞溝道區(qū)106的地方，已經(jīng)去除了諸如在下基底材料或在上溝道制造材料的任何介入材料。因而，在具有多個納米線104的實施例中，納米線的溝道區(qū)106相對于彼此也是分離的，如圖1B中描繪的。再次參照圖1A，納米線104中的每一個納米線也包含設(shè)置于納米線中的在溝道區(qū)104的兩側(cè)上的源區(qū)和漏區(qū)110和112。接觸部對設(shè)置于源/漏區(qū)110/112之上。在具體實施例中，接觸部對114圍繞源/漏區(qū)110/112中的每者的整個周邊，如圖1A中描繪的。即，在實施例中，源/漏區(qū)110/112是分離的，因為它們由接觸部114完全圍繞，而無諸如在下基底材料或在上溝道制造材料的任何介入材料。因而，在具有多個納米線104的該實施例中，納米線的源/漏區(qū)110/112相對于彼此也是分離的。再次參照圖1A，在實施例中，半導(dǎo)體器件100還包含一對間隔物116。間隔物116設(shè)置于柵電極疊層108與該對接觸部114之間。如上所述，溝道區(qū)和源/漏區(qū)在至少七個實施例中被制作為分離的。然而，不是納米線104的所有區(qū)需要是分離的。例如，參照圖1C，納米線104A-104C在在間隔物116之下的位置處不是分離的。在一個實施例中，納米線104A-104C的疊層具有其間的介入半導(dǎo)體材料118，諸如介入于硅納米線之間的硅鍺，或反之亦然，如以下關(guān)于圖3A-3F描述的。在一個實施例中，底部納米線104A仍然與基底102的部分接觸，例如與設(shè)置于體基底上的絕緣層部分接觸。從而，在實施例中，在間隔物中的一個或二者之下的多個豎直層疊的納米線的部分是非分離的。雖然上述器件100是針對單個器件，例如NMOS或PMOS器件，但是也可以將CMOS架構(gòu)形成為包含設(shè)置于相同基底上或上方的NMOS和PMOS基于納米線的器件。例如，圖2示例了根據(jù)本發(fā)明的實施例的基于納米線的CMOS半導(dǎo)體結(jié)構(gòu)的橫截面視圖。參照圖2，半導(dǎo)體結(jié)構(gòu)200包含第一半導(dǎo)體器件200A。第一半導(dǎo)體器件200A包含設(shè)置于基底202上方的第一納米線(例如，納米線疊層204的最底部納米線204A)。第一納米線204A在基底202上方第一距離(d1)處具有中點(M1)。能夠?qū)⒌谝粬烹姌O疊層(未示出)形成為完全圍繞第一納米線204A。即，一旦包含了柵疊層，第一納米線204A就具有分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。半導(dǎo)體結(jié)構(gòu)200還包含第二半導(dǎo)體器件200B。第二半導(dǎo)體器件200B包含設(shè)置于基底202上方的第二納米線(例如，納米線疊層205的最底部納米線205A)。第二納米線205A在基底202上方第二距離(d2)處具有中點(M2)。能夠?qū)⒌诙烹姌O疊層(未示出)形成為完全圍繞第二納米線205A。即，一旦包含了第二柵疊層，第二納米線205A就具有分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。再次參照圖2，第一距離(d1)不同于第二距離(d2)。即，器件200A和200B的中點M1和M2未對齊。替代地，在實施例中，中點是交錯的，并且當(dāng)形成了多個線(例如204和205)的疊層時，用于每一個器件200A和200B的線相對于彼此交錯。應(yīng)當(dāng)理解，圖2中的虛線能夠表示公共基底202上的器件200A和200B的相對小或相當(dāng)大的間隔距離。在實施例中，諸如氧化層的隔離層206將納米線204和205與基底202隔離，如圖2中描繪的。在實施例中，第一納米線由諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、碳化硅、摻雜碳的硅鍺或III-V族化合物的材料構(gòu)成，并且第二納米線由不同的諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、摻雜碳的硅鍺或III-V族化合物的材料構(gòu)成。在一個該實施例中，第一半導(dǎo)體器件是NMOS器件，且第二半導(dǎo)體器件是PMOS器件。在實施例中，通過考慮對于例如電子或空穴的不同載流子類型的遷移率益處，能夠利用列出的材料的任何合適的組合。在實施例中，第一和第二納米線設(shè)置于體晶體基底上方，該體晶體基底具有設(shè)置于其上的介入電介質(zhì)層?？梢酝ㄟ^例如在下鰭狀物氧化(UFO)、掩埋氧化物形成(BOX)、或替換電介質(zhì)來制造介入電介質(zhì)層。在實施例中，第一和第二納米線設(shè)置于體晶格基底上方，該體晶格基底不具有設(shè)置于其上的介入電介質(zhì)層。在另一實施例中，使用SiGe/Si緩沖層。在實施例中，第一和第二納米線中的每一個納米線的源區(qū)和漏區(qū)是分離的，第一半導(dǎo)體器件還包含完全圍繞第一納米線的分離的源區(qū)和漏區(qū)的第一對接觸部，且第二半導(dǎo)體器件還包含完全圍繞第二納米線的分離的源區(qū)和漏區(qū)的第二對接觸部。在一個該實施例中，第一對間隔物設(shè)置于第一柵電極疊層與第一對接觸部之間，并且第二對間隔物設(shè)置于第二柵電極疊層與第二對接觸部之間。在具體的該實施例中，第一和第二納米線中的每一個納米線的部分是非分離的。在實施例中，第一半導(dǎo)體器件還包含與第一納米線一起豎直層疊的一個或更多附加納米線，且第二半導(dǎo)體器件還包含與第二納米線一起豎直層疊的一個或更多附加納米線。以下提供了更一般的實施例。再次參照圖1A和2，基底102或202可以由適合于半導(dǎo)體器件制造的材料構(gòu)成。在一個實施例中，基底102或202包含下體基底，該下體基底由可以包含但不限于硅、鍺、硅鍺或III-V化合物半導(dǎo)體材料的材料的單晶構(gòu)成。上絕緣體層設(shè)置于下體基底上，該上絕緣體層由可以包含但不限于二氧化硅、氮化硅或氮氧化硅的材料構(gòu)成。從而，可以從開始絕緣體上半導(dǎo)體基底制造結(jié)構(gòu)100或200。同樣，在一個實施例中，多個豎直層疊的納米線104、204或205設(shè)置于體晶體基底上方，該體晶體基底具有設(shè)置于其上的介入電介質(zhì)層，如圖1A-1C和2中描繪的。替代地，直接從體基底形成結(jié)構(gòu)100或200，并且局部氧化用于形成電絕緣分代替上述上絕緣體層。同樣，在另一實施例中，多個豎直層疊的納米線104、204或205設(shè)置于體晶體基底上方，該體晶體基底不具有設(shè)置于其上的介入電介質(zhì)層。在實施例中，可以將納米線104、204或205的尺寸制作為線或帶(以下描述后者)，并且可以具有方形(squared-off)的或圓形的角。在實施例中，納米線104、204或205由諸如但不限于硅、鍺、或其組合的材料構(gòu)成。在一個該實施例中，納米線是單晶。例如，對于硅納米線，單晶納米線可以基于(100)全局取向，例如<100>面在z方向上。在實施例中，從圖1B中示出的橫截面透視圖，納米線104、204或205的尺度在納米級。例如，在具體實施例中，納米線的最小尺度小于大致20納米。根據(jù)本發(fā)明的實施例，半導(dǎo)體器件100或結(jié)構(gòu)200的該一個或更多納米線104、204或205包含一個或更多單軸應(yīng)變納米線。單軸應(yīng)變納米線或多個納米線可以例如對NMOS或PMOS分別是以張應(yīng)變或以壓應(yīng)變單軸應(yīng)變的。溝道區(qū)106中的每一個溝道區(qū)的寬度和高度在圖1B中示為大致相同，然而，它們是必需的。例如，在另一實施例中(未示出)，納米線104(或204或205)的寬度基本大于高度。在具體實施例中，寬度大致是高度的2-10倍。具有該幾何結(jié)構(gòu)的納米線可以被稱為納米帶。在替代實施例中(也未示出)，納米帶豎直取向。即，納米線104(或204或205)中的每一個納米線具有寬度和高度，寬度基本小于高度。在具體實施例中，高度大致是寬度的2-10倍大。在實施例中，再次參照圖1A，柵電極疊層108的柵電極由金屬柵構(gòu)成并且柵電介質(zhì)層由高K材料構(gòu)成。例如，在一個實施例中，柵電介質(zhì)層由諸如但不限于氧化鉿、氮氧化鉿、硅酸鉿、氧化鑭、氧化鋯、硅酸鋯、氧化鈦、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鋅鉛、或其組合的材料構(gòu)成。此外，柵電介質(zhì)層的部分可以包含從納米線104的頂部幾層形成的原生氧化物(nativeoxide)層。在實施例中，柵電介質(zhì)層由頂部高k部分和由半導(dǎo)體材料的氧化物構(gòu)成的下部分構(gòu)成。在一個實施例中，柵電介質(zhì)層由氧化鉿的頂部部分和二氧化硅或氮氧化硅的底部部分構(gòu)成。在一個實施例中，柵電極由諸如但不限于金屬氮化物、金屬碳化物、金屬硅化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或?qū)щ娊饘傺趸锏慕饘賹訕?gòu)成。在具體實施例中，柵電極由形成于金屬功函數(shù)設(shè)定(workfunction-setting)層上方的非功函數(shù)設(shè)定填充材料構(gòu)成。在實施例中，間隔物116由諸如但不限于二氧化硅、氮氧化硅或氮化硅的絕緣電介質(zhì)材料構(gòu)成。在實施例中，接觸部114由金屬物種制造。金屬物種可以是諸如鎳或鈷的純金屬，或可以是諸如金屬-金屬合金或金屬-半導(dǎo)體合金(諸如硅化物材料)的合金。應(yīng)當(dāng)理解，可以使用其它的導(dǎo)電材料來形成接觸部114。在另一方面，提供了制造CMOS納米線半導(dǎo)體結(jié)構(gòu)的方法。例如，圖3A-3F示例了根據(jù)本發(fā)明的實施例的表示制造CMOS納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的三維橫截面視圖。在實施例中，制造納米線半導(dǎo)體結(jié)構(gòu)的方法可以包含形成PMOS基于納米線的半導(dǎo)體器件和相鄰的NMOS基于納米線的半導(dǎo)體器件。可以通過在基底上方形成納米線來制造每一個器件。在最終提供用于NMOS和PMOS基于納米線的半導(dǎo)體器件中的每一個器件的兩個納米線的形成的具體實施例中，圖3A示例了初始結(jié)構(gòu)300，初始結(jié)構(gòu)300具有基底302(例如，由體基底硅基底302A構(gòu)成，該體基底硅基底302A上具有絕緣二氧化硅層302B)和設(shè)置于基底302上的硅層304/硅鍺層306/硅層308/硅鍺層310疊層。與圖2相關(guān)聯(lián)地提供了對于材料和具體組合的其它可能性。在示范性實施例中，通過在初始絕緣體上硅晶片(為層304的硅部分)上生長硅鍺和硅層來提供結(jié)構(gòu)300。參照圖3B，例如利用掩模和等離子刻蝕工藝將硅層304/硅鍺層306/硅層308/硅鍺層310疊層的部分以及二氧化硅層302B的頂部部分構(gòu)圖為鰭狀物類型的結(jié)構(gòu)312。從而，在實施例中，通過構(gòu)圖以提供鰭狀物類型的結(jié)構(gòu)312，在硅和硅鍺層中的每一層的任一側(cè)上形成了自由表面。應(yīng)當(dāng)理解，可以使用任何合適的構(gòu)圖工藝來形成結(jié)構(gòu)312。在示出三個柵結(jié)構(gòu)的形成的具體范例中，圖3C示例了鰭狀物類型的結(jié)構(gòu)312，該鰭狀物類型的結(jié)構(gòu)312具有設(shè)置于其上的三個犧牲柵314A、314B、以及314C。在一個該實施例中，三個犧牲柵314A、314B、以及314C由犧牲柵氧化層316和犧牲多晶硅柵層318構(gòu)成，犧牲柵氧化層316和犧牲多晶硅柵層318是例如以等離子刻蝕工藝沉積和構(gòu)圖的覆蓋層(blanket)。在構(gòu)圖以形成三個犧牲柵314A、314B、以及314C后，可以在三個犧牲柵314A、314B、以及314C的側(cè)壁上形成間隔物，可以在圖3C中示出了鰭狀物類型的結(jié)構(gòu)312的區(qū)域320中執(zhí)行摻雜(例如，尖端和/或源和漏類型摻雜)，并且可以形成中間層電介質(zhì)層以覆蓋三個犧牲柵314A、314B、以及314C。然后可以對中間層電介質(zhì)層進(jìn)行拋光以重新暴露三個犧牲柵314A、314B、以及314C用于替代柵或后柵(gate-last)工藝。參照圖3D，連同間隔物322和中間層電介質(zhì)層324暴露三個犧牲柵314A、314B、以及314C。然后可以例如在替代柵或后柵工藝流中去除犧牲柵314A、314B、以及314C，以暴露鰭狀物類型的結(jié)構(gòu)312的溝道部分。參照圖3E的左手部分，在鰭狀物類型的結(jié)構(gòu)312用于制造NMOS器件的情況下，去除犧牲柵314A、314B、以及314C以提供溝槽326。去除由溝槽326暴露的硅鍺層306和310的部分以及絕緣二氧化硅層302B的暴露的部分，剩下硅層304和308的分離的部分。參照圖3E的右手部分，在鰭狀物類型的結(jié)構(gòu)312用于制造PMOS器件的情況下，去除犧牲柵314A、314B、以及314C以提供溝槽328。去除由溝槽328暴露的硅鍺層304和308的部分，剩下硅鍺層306和310的分離的部分。在實施例中，利用濕法刻蝕選擇性地刻蝕硅層304和308，該濕法刻蝕選擇性地去除硅304、308，而不刻蝕硅鍺納米線結(jié)構(gòu)306和310。可以利用作為包含例如氫氧化銨和氫氧化鉀的水成氫氧化物化學(xué)品(chemistry)的該刻蝕化學(xué)品來選擇性地刻蝕硅。在另一實施例中，利用濕法刻蝕選擇性地刻蝕硅鍺層306和310，該濕法刻蝕選擇性地去除硅鍺，而不刻蝕硅納米線結(jié)構(gòu)304和308?？梢岳米鳛槔鐧幟仕?硝酸/HF的羧酸/硝酸/HF化學(xué)品的刻蝕化學(xué)品來選擇性地刻蝕硅鍺。從而，可以從鰭狀物類型的結(jié)構(gòu)312去除任一硅層以形成硅鍺納米線，或可以從鰭狀物類型的結(jié)構(gòu)312去除硅鍺層以形成硅溝道納米線。在一個實施例中，圖3E中示出的硅層304和308(NMOS)或硅鍺層(PMOS)的分離的部分將最終變?yōu)榛诩{米線的結(jié)構(gòu)中的溝道區(qū)。從而，在圖3E中描繪的工藝階段，可以執(zhí)行溝道操縱或調(diào)整。例如，在一個實施例中，使用氧化和刻蝕工藝來對圖3E的左手部分中示出的硅層304和308的分離的部分或在圖3E的右手部分中示出的硅鍺層306和310的分離的部分進(jìn)行減薄?？梢栽谕ㄟ^刻蝕相對的硅或硅鍺層而將線分開的同時執(zhí)行該刻蝕工藝。因而，從硅層304和308或從硅鍺層306和310形成的初始線開始較厚并且被減薄至適合用于納米線器件中的溝道區(qū)的尺寸，而與器件的源區(qū)和漏區(qū)的尺寸制作不相關(guān)。在如圖3E中描繪地形成分離的溝道區(qū)之后，可以執(zhí)行高k柵電介質(zhì)和金屬柵處理，并且可以增加源和漏接觸部。在示出兩個硅納米線(NMOS)之上或兩個硅鍺納米線(PMOS)之上的三個柵結(jié)構(gòu)的形成的具體范例中，圖3F示例了在沉積NMOS柵疊層330或PMOS柵疊層332之后的結(jié)構(gòu)。柵疊層可以由高k柵電介質(zhì)層和分別N型或P型金屬柵電極層構(gòu)成。附加地，圖3F描繪形成永久柵疊層之后，隨后去除中間層電介質(zhì)層324的結(jié)構(gòu)?？梢栽趫D3E中剩余的中間層電介質(zhì)層324部分處形成接觸部。在實施例中，在去除324并形成接觸部334的工藝期間的一些階段，可以執(zhí)行源和漏操縱。從而，以或許更一般的術(shù)語，在實施例中，制造納米線半導(dǎo)體結(jié)構(gòu)的方法包含在基底上方形成第一有源層。第一有源層具有第一晶格常數(shù)。然后在第一有源層上形成第二有源層。第二有源層具有比第一晶格常數(shù)大的第二晶格常數(shù)。在一個該實施例中，第一有源層由硅構(gòu)成，并且第二有源層由硅鍺(SixGey，其中0<x<100，且0<y<100)構(gòu)成。有源層的數(shù)量這里能夠停止，例如對于具有單線PMOS器件和單線NMOS器件的CMOS結(jié)構(gòu)。替代地，如以上示范的，可以重復(fù)附加的第一和第二有源層以最終提供多線器件。在實施例中，第一有源層形成于體晶體基底上方，該體晶體基底具有設(shè)置于其上的介入電介質(zhì)層。第一有源層形成于介入電介質(zhì)層上。在一個該實施例中，第一有源層由硅構(gòu)成。方法然后包含由第一有源層形成第一納米線。第一納米線包含分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。由第二有源層形成第二納米線。第二納米線包含分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。在實施例中，由第一有源層形成第一納米線包含選擇性地去除第二有源層的部分。同時，由第二有源層形成第二納米線包含選擇性地去除第一有源層的部分。方法然后包括形成第一柵電極疊層以完全圍繞第一納米線的分離的溝道區(qū)。將第二柵電極疊層形成為完全圍繞第二納米線的分離的溝道區(qū)。然后可以執(zhí)行諸如接觸部形成和后端互連形成的隨后的處理操作。在替代實施例中，在體晶片上而不是絕緣體上硅晶片上制造與以上描述的納米線結(jié)構(gòu)類似的結(jié)構(gòu)。例如，圖4示例了根據(jù)本發(fā)明的實施例的另一CMOS基于納米線的半導(dǎo)體結(jié)構(gòu)的三維橫截面視圖。參照圖4，將諸如體硅基底的體基底412部分構(gòu)圖為鰭狀物402并且用于提供用于硅鍺層404和408(PMOS)的模板(template)或連同硅層406和410(NMOS)一起包括?；?12，在基底412上，使用摻雜(例如，使得底部線為歐米伽-FET)或后在下鰭狀物氧化工藝后進(jìn)行鰭狀物構(gòu)圖來將鰭狀物402與線隔離。在第一有源層與體基底的緩沖層之間沒有設(shè)置介入全局電介質(zhì)層。在具體實施例中，制造硅納米線和硅鍺納米線，例如以圖4中描繪的交錯方式。在第二方面，與以上描述的實施例相反，由相同的半導(dǎo)體層形成CMOS結(jié)構(gòu)的對應(yīng)的NMOS和PMOS納米線。例如，圖5A和5B示例了根據(jù)本發(fā)明的另一實施例的表示在制造另一COMS納米線半導(dǎo)體結(jié)構(gòu)的方法中的各種操作的橫截面視圖。應(yīng)當(dāng)理解，開始結(jié)構(gòu)和相關(guān)的處理參數(shù)可以與與圖3A-3F相關(guān)聯(lián)地描述的那些處理參數(shù)相類似或相同。參照圖5A，半導(dǎo)體結(jié)構(gòu)500包含第一半導(dǎo)體區(qū)500A。第一半導(dǎo)體區(qū)500A包含設(shè)置于基底502上方的第一納米線(例如，納米線疊層504的底部納米線504A)。第一納米線504A在基底502上方的第一距離(d1)處具有中點(M1)。半導(dǎo)體結(jié)構(gòu)500還包含第二半導(dǎo)體區(qū)500B。第二半導(dǎo)體區(qū)500B包含設(shè)置于基底502上方的第二納米線(例如，納米線疊層505的底部納米線505A)。第二納米線505A在基底502上方的第二距離(d2)處具有中點(M2)。再次參照圖5A，第一距離(d1)與第二距離(d2)相同。即，區(qū)500A和500B的中點M1和M2對齊。同樣，在實施例中，當(dāng)形成多個線(例如504和505)的疊層時，每一個區(qū)500A和500B的線相對于彼此對齊，例如因為每一個對應(yīng)的線由相同的半導(dǎo)體層形成。應(yīng)當(dāng)理解，圖5A中的虛線能夠表示公共基底502上的區(qū)500A和500B的相對小或相當(dāng)大的間隔距離。在實施例中，諸如氧化層的隔離層506將納米線504和505與基底502隔離，如圖5A中描繪的。圖5A的結(jié)構(gòu)可以被視為主干結(jié)構(gòu)。如以下與圖5B相關(guān)聯(lián)地描述的，通過圍繞主干結(jié)構(gòu)的部分生長外延包覆層，主干結(jié)構(gòu)可以用于對溝道材料進(jìn)行調(diào)整。增加包覆外延層可以提供遷移率益處。在去除犧牲層以形成圖5A的結(jié)構(gòu)之后，在NMOS或PMOS上或在二者上生長外延包覆層。為了展寬線之間的間隙并給包覆外延?xùn)烹娊橘|(zhì)和柵金屬保留足夠的空間，可以通過濕法刻蝕、干法刻蝕、氧化、或氫退火來對主干線進(jìn)行減薄，如以下與圖6相關(guān)聯(lián)地描述的。從而，參照圖5B，半導(dǎo)體結(jié)構(gòu)500’包含第一半導(dǎo)體器件500A’。第一半導(dǎo)體器件500A’包含設(shè)置于基底502上方的第一納米線(例如，納米線疊層504’的底部納米線504A’)。第一納米線504A’具有由半導(dǎo)體主干材料520構(gòu)成的分離的溝道區(qū)。半導(dǎo)體結(jié)構(gòu)500’還包含第二半導(dǎo)體器件500B’。第二半導(dǎo)體器件500B’包含設(shè)置于基底502上方的第二納米線(例如，納米線疊層505’的底部納米線505A’)。第二納米線505A’具有由半導(dǎo)體主干材料520構(gòu)成的分離的溝道區(qū)。。然而，第一納米線504A’的分離的溝道區(qū)還包含不包含在第二半導(dǎo)體器件500B’的分離的溝道區(qū)中的包覆材料層530。能夠?qū)⒌谝粬烹姌O疊層(未示出)形成為完全圍繞第一納米線504A’，包含圍繞包覆層520。即，一旦包含了柵疊層，則第一納米線504A’就具有分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。能夠?qū)⒌诙烹姌O疊層(未示出)形成為完全圍繞第二納米線505A’。即，一旦包含了第二柵疊層，則第二納米線505A’就具有分離的溝道區(qū)和在分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。同樣，圖5B的結(jié)構(gòu)可以用于CMOS器件制造。在一個實施例中，第一納米線用于NMOS器件制造，而第二納米線用于PMOS器件制造。在另一實施例中，第一納米線用于PMOS器件制造，而第二納米線用于NMOS器件制造。在實施例中(未示出)，第二納米線還包含不同于第一納米線的包覆材料層的圍繞包覆材料層。在一個該實施例中，第一納米線用于NMOS器件制造，而第二納米線用于PMOS器件制造。在另一該實施例中，第一納米線用于PMOS器件制造，而第二納米線用于NMOS器件制造。在實施例中，第二納米線不包含圍繞包覆材料層，如圖5B中描繪的。在一個該實施例中，第一納米線用于NMOS器件制造，而第二納米線用于PMOS器件制造。在另一該實施例中，第一納米線用于PMOS器件制造，而第二納米線用于NMOS器件制造。從而，可以利用公共主干，但是不同的整體半導(dǎo)體組分來制造器件。在實施例中，由相同的層來形成第一和第二納米線的半導(dǎo)體主干材料，例如層未彼此交錯，如圖5A和5B中描繪的。在實施例中，第一納米線的半導(dǎo)體主干材料比第一納米線的半導(dǎo)體主干材料具有小的直徑，例如，在包覆層形成之前對第一納米線進(jìn)行減薄。在該實施例中，可以對齊對應(yīng)的NMOS/PMOS納米線的中點，但是線具有彼此不同的直徑。在實施例中，半導(dǎo)體主干材料是諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、碳化硅、摻雜碳的硅鍺或III-V族化合物之一。在該實施例中，包覆材料層由不同的諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、碳化硅、摻雜碳的硅鍺或III-V族化合物的材料構(gòu)成。雖然以上在一些實施例中描述了替代柵工藝，但是在另一實施例中，形成了其中形成的第一柵結(jié)構(gòu)是永久柵結(jié)構(gòu)的器件。還有，雖然以上對于一些實施例描述了每一線單個包覆層，但是可以對單個納米線使用一個以上的包覆層，例如，作為包覆層疊層。各種途徑可以用于在器件制造期間在一個或更多納米線上提供包覆材料層。例如，圖6示例了根據(jù)本發(fā)明的實施例的，示例在CMOS納米線結(jié)構(gòu)的制造中在納米線上形成包覆層的數(shù)個途徑的橫截面視圖。參照圖6的工藝A，在在多個納米線上形成包覆層之前的主干形狀和尺寸操縱包含在第一操作中以設(shè)置于基底600A上方的多個分離的納米線602A開始。在第二操作中，采用各向同性刻蝕(例如，對納米線602A的材料是選擇性的各向同性濕法或干法刻蝕)來提供納米線604A，與納米線602A相比，納米線604A具有減小的尺度，但是大致相同的形狀，例如具有圓形角的正方向或矩形。在第三操作中，例如通過外延生長工藝，將包覆材料層606A(例如，由與納米線602A的半導(dǎo)體材料不同的半導(dǎo)體材料構(gòu)成的層)形成為與納米線604A共形。參照圖6的工藝B，在在多個納米線上形成包覆層之前的主干形狀和尺寸操縱包含在第一操作中以設(shè)置于基底600B上方的多個分離的納米線602B開始。在第二操作中，采用偏好具體刻面取向的刻蝕(例如，對納米線602B的材料是選擇性的并且偏好具體刻面取向的濕法或干法刻蝕)來提供納米線604B，與納米線602B相比，納米線604B具有減小的尺度和不同的形狀，例如是棱形形狀的。在第三操作中，例如通過外延生長工藝，將包覆材料層606B(例如，由與納米線602B的半導(dǎo)體材料不同的半導(dǎo)體材料構(gòu)成的層)形成為與納米線604B共形。參照圖6的工藝C，在在多個納米線上形成包覆層之前的主干形狀和尺寸操縱包含在第一操作中以設(shè)置于基底600C上方的多個分離的納米線602C開始。在第二操作中，采用利用氧化/氫退火的各向同性刻蝕(例如，對納米線602C的材料是選擇性的各向同性濕法或干法刻蝕后進(jìn)行氧化/氫退火)來提供納米線604C，與納米線602C相比，納米線604C具有減小的尺度和不同的形狀，例如圓形。在第三操作中，例如通過外延生長工藝，將包覆材料層606C(例如，由與納米線602C的半導(dǎo)體材料不同的半導(dǎo)體材料構(gòu)成的層)形成為與納米線604C共形。從而，參照圖6的工藝流A、B和C，可以執(zhí)行主干形狀操縱用于外延生長。可以操縱主干材料的橫截面形狀和晶體方向以提高外延質(zhì)量遷移率以及使得能夠提高間隙填充。主干形狀操縱可以涉及使用諸如各向同性刻蝕、偏好具體刻面取向、或利用氧化/氫退火的各向同性刻蝕的不同方法。如始終簡要地提及的，本發(fā)明的一個或更多實施例包含用于對于PMOS基于納米線的器件的提高的空穴遷移率的壓應(yīng)變和用于對于NMOS基于納米線的器件的提高的電子遷移率的張應(yīng)變。在實施例中，由該層形成應(yīng)變硅和應(yīng)變硅鍺器件，以提高或最大化器件性能。在實施例中，通過一個或更多以上描述的途徑在公共基底上或上方制造NMOS和PMOS單軸應(yīng)變納米線或納米帶器件。PMOS晶體管可以包含SiGe，而NMOS晶體管可以包含硅，該SiGe具有沿電流流動(currentflow)方向的單軸壓應(yīng)變，該硅具有沿電流流動方向的單軸張應(yīng)變。圖7示例了根據(jù)本發(fā)明的一個實施的計算器件700。計算器件700容納板子702。板子702可以包含若干部件，包含但不限于處理器704和至少一個通信芯片706。處理器704物理上和電氣上耦合至板子702。在一些實施中，該至少一個通信芯片706也物理上和電氣上耦合至板子702。在另一實施中，通信芯片706是處理器704的部分。取決于其應(yīng)用，計算器件700可以包含其它部件，該其它部件物理上和電氣上可以或可以不耦合至板子702。這些其它部件包含但不限于易失性存儲器(例如，DRAM)、非易失性存儲器(例如，ROM)、閃速存儲器、圖形處理器、數(shù)字信號處理器、密碼術(shù)處理器、芯片組、天線、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(GPS)器件、羅盤、加速計、陀螺儀、揚聲器、照相機(jī)、以及大容量儲存器件(諸如硬盤驅(qū)動器、壓縮盤(CD)、數(shù)字通用盤(DVD)、等)。通信芯片706使得能夠進(jìn)行無線通信，以將數(shù)據(jù)轉(zhuǎn)移至計算器件700和轉(zhuǎn)移來自計算器件700的數(shù)據(jù)。術(shù)語“無線”和其衍生物可以用于描述電路、器件、系統(tǒng)、方法、技術(shù)、通信信道等，其可以通過非固態(tài)介質(zhì)經(jīng)由使用調(diào)制的電磁輻射來傳送數(shù)據(jù)。術(shù)語不暗示關(guān)聯(lián)的器件不含有任何線，然而在一些實施例中，它們可以不含有任何線。通信芯片706可以實施任何數(shù)量的無線標(biāo)準(zhǔn)或協(xié)議，包含但不限于Wi-Fi(IEEE802.11家族)、WiMAX(IEEE802.16家族)、IEEE802.20、長期演變(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、其衍生物，以及叫做3G、4G、5G及以上的任何其它無線協(xié)議。計算器件700可以包含多個通信芯片706。例如，第一通信芯片706可以專用于諸如Wi-Fi和藍(lán)牙的較短范圍的無線通信，而第二通信芯片706可以專用于諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的較長范圍的無線通信。計算器件700的處理器704包含封裝于處理器704內(nèi)的集成電路管芯。在本發(fā)明的一些實施中，處理器的集成電路管芯包含一個或更多器件，諸如根據(jù)本發(fā)明的實施構(gòu)建的MOS-FET晶體管。術(shù)語“處理器”可以指處理來自寄存器和/或存儲器的電子數(shù)據(jù)以將該電子數(shù)據(jù)變換為可以儲存在寄存器和/或存儲器中的其它電子數(shù)據(jù)的任何器件或器件的任何部分。通信芯片706還包含封裝于通信芯片706內(nèi)的集成電路。根據(jù)本發(fā)明的另一實施，通信芯片的集成電路管芯包含一個或更多器件，諸如根據(jù)本發(fā)明的實施構(gòu)建的MOS-FET晶體管。在進(jìn)一步的實施中，容納于計算器件700內(nèi)的另一部件可以含有集成電路管芯，該集成電路管芯包含一個或更多器件，諸如根據(jù)本發(fā)明的實施構(gòu)建的MOS-FET晶體管。在各種實施中，計算器件700可以是膝上型電腦、上網(wǎng)本、筆記本、超級本(ultrabook)、智能電話、平板、個人數(shù)字助理(PDA)、超級移動PC、移動電話、桌上型計算機(jī)、服務(wù)器、打印機(jī)、掃描儀、監(jiān)視器、置頂盒、娛樂控制單元、數(shù)字照相機(jī)、便攜式音樂播放器、或數(shù)字視頻記錄器。在另一實施中，計算器件700可以是處理數(shù)據(jù)的任何其它電子器件。從而，公開了CMOS納米線結(jié)構(gòu)。在實施例中，半導(dǎo)體結(jié)構(gòu)包含第一半導(dǎo)體器件。第一半導(dǎo)體器件包含設(shè)置于基底上方的第一納米線。所述第一納米線在所述基底上方的第一距離處具有中點，并且所述第一納米線包含分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。第一柵電極疊層完全圍繞所述第一納米線的所述分離的溝道區(qū)。所述半導(dǎo)體結(jié)構(gòu)還含第二半導(dǎo)體器件。所述第二半導(dǎo)體器件包含設(shè)置于所述基底上方的第二納米線。所述第二納米線在所述基底上方的第二距離處具有中點，并且所述第二納米線包括分離的溝道區(qū)和在所述分離的溝道區(qū)的兩側(cè)上的源區(qū)和漏區(qū)。所述第一距離不同于所述第二距離。第二柵電極疊層完全圍繞所述第二納米線的所述分離的溝道區(qū)。在一個該實施例中，所述第一納米線由諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、碳化硅、摻雜碳的硅鍺或III-V族化合物的材料構(gòu)成，并且所述第二納米線由不同的諸如但不限于硅、應(yīng)變硅、硅鍺(SixGey，其中0<x<100，且0<y<100)、摻雜碳的硅鍺或III-V族化合物的材料構(gòu)成。當(dāng)前第1頁1 2 3 當(dāng)前第1頁1 2 3