本發(fā)明實施例涉及半導體技術領域，尤其涉及一種半導體存儲模塊及其制作方法。

背景技術：

存儲模塊主要由兩大功能部分組成：存儲器件和控制器件。而大容量存儲器件要么由多存儲芯片組成，要么由高密度多存儲單元構成單一存儲芯片；控制器件由邏輯芯片構成。存儲芯片和邏輯芯片的制造，因其功能不一樣，難以使用所謂的系統(tǒng)芯片(System-on-Chip，SOC)的方式，采用同一種半導體制造技術將其制造在同一芯片里。那么，怎樣有效地將這兩大功能部分集成在一起，以大規(guī)模生產(chǎn)的方式制造出大容量，體積結構小的高端存儲模塊，來滿足半導體技術的發(fā)展和微電子器件制造的趨勢——更高性能，更小的形狀系數(shù)，更低的成本，是半導體存儲模塊研究領域一直關心的問題。

對于存儲模塊的制造方法，現(xiàn)有技術中先把結構相似的單個存儲器(或芯片)堆疊起來，形成大容量的存儲器件，再與控制器件相連。至今，存儲模塊的技術發(fā)展基本上是沿著上述思路進行。

美國專利US2006/0055020A1(Todd O.Bolken等)在早期提出了用球柵陣列結構(Ball Grid Array，BGA)技術，先把單個的存儲芯片封裝起來，再把這些單個的BGA封裝體，采用焊球連接，一個封裝體疊在另一封裝體的上面，即所謂的層疊封裝(Package-on-package，POP)結構，來構建大容量存儲器。為了能實現(xiàn)單個存儲封裝體的BGA堆疊互連，BGA焊球不得不分布在主封裝體(內(nèi)含存儲芯片)的兩側，這造成整個具有BGA封裝形式的存儲封裝體積較大。以這樣的存儲封裝體再堆疊起來組成大容量存儲器時，整個大容量存儲器的體積顯得龐大，如圖1a、圖1b所示，40為整個具有大容量存儲功能和控制功能的高端存儲模塊結構；41在40里面，具有BGA結構的單個存儲器封裝；42為存儲器封裝體的芯片主動面；43為控制(邏輯)單元；44為封裝體帶球的一面；45、46分別為封裝堆疊時的對準標記兼空間隔離體；48為具有BGA結構的單個存儲器封裝體的轉接板部分，其作用是在高端存儲模塊里配送電源，傳輸信號；50是BGA焊球，作為單個存儲器之間的電互連；52為基板，將高端存儲模塊與外界相連接。

美國專利2010/0270689A1(Hye-jin Kim等)提出了剝離單個存儲芯片的封裝體，直接把數(shù)個裸存儲芯片和裸控制邏輯芯片一起封裝在同一個封裝體來組成高端存儲模塊的概念，如圖2所示，大容量存儲部分分為上下兩組，每組4個存儲芯片錯位疊加。310、320、330、340、350、360、370和380為存儲芯片；315、325、335、345、355、365、375和385為相鄰存儲芯片鍵合引線，起到芯片間電互連作用；346和356為連接上下兩組存儲芯片的輔助焊盤；410為控制部分(邏輯芯片)；415為相應的鍵合引線，在控制芯片和基板之間形成電連接。102為BGA封裝體基板的下部表面；104為BGA封裝體基板的上部表面上的焊盤；110為BGA封裝體基板。這種高端存儲模塊的結構，比起圖1A、圖1B所示的美國專利，其體積大大縮小，制造工序變得簡單。這樣制造成本也大大下降。該存儲模塊的具體制造技術是把存儲器芯片以斷錯式的方式一個接一個地堆疊上去，再用在引線鍵合一階一階地把各個芯片電連接在一起。采用斷錯式結構的目的是為了實施金屬引線鍵合。然后把控制芯片也貼在封裝體內(nèi)，再施以引線鍵合。最后塑封整個存儲模塊并植球回流。因采用芯片錯位堆疊，存儲模塊占用不小空間，而且因采用一層一層地引線鍵合形成電互連，再加上是分離器件封裝和電測，這樣不但占有額外空間，且費時，制造效率不高。但是，因其是裸芯片堆疊并采用價廉的引線鍵合技術，盡管以后出現(xiàn)了硅通孔技術，高端存儲模塊的制造目前仍以該技術為主。

美光的Steven K.Grouthuis團隊提出了基于混合內(nèi)存數(shù)據(jù)集(Hybrid Memory Cube，HMC)技術的高端存儲器概念。其概念的主要設想是，存儲芯片以硅通孔技術(Through Silicon Via，TSV)技術，垂直堆疊在一起，再以焊球與控制邏輯芯片電連接。最后邏輯芯片也以TSV技術實現(xiàn)與外界連接。他們的研究成果主要揭示在美國專利US2015/0279431A1(圖3)、US2015/0348956A1、和US2016/0013115A1里。如圖3所示，102a和102b均為邏輯芯片；103為存儲芯片，且各存儲芯片103在2個邏輯芯片之間垂直堆疊成大容量存儲器105；邏輯芯片102a通過轉接板122與封裝基板120實現(xiàn)電連接。封裝基板120通過焊盤124、焊球125與外界實現(xiàn)電連接；110為具有散熱功能的封裝體(包括封裝蓋112和封裝腔體113)；114a和114b均為熱界面粘接材料。這些專利提出的概念從功能、體積上看，是最理想的高端存儲模塊技術，但TSV技術有其至命弱點，制造成本昂貴。在大規(guī)模工程制造上遲遲未能實現(xiàn)。主要原因在于：(1)在存儲芯片設計時，就得為硅通孔預留區(qū)域；(2)在向每個獨立的存儲芯片制作通孔時，存在芯片損壞的可能性；(3)需增加一定的為形成過孔電極的復雜且成本高的半導體前道工藝；(4)既使對相同的存儲芯片，堆疊后所必須的用于每個芯片層的RDL重布線層的增加。其它不足是，存儲芯片的設計，和邏輯芯片的設計相互制約影響。還有，基于TSV技術的高端存儲模塊仍以分離器件的形式進行組裝和功能測試，效率低。

自扇出型晶圓級封裝(Fan-Out Wafer Level Packaging，F(xiàn)OWLP)技術問世后，研究者也考慮把該技術施用于高端存儲模塊的制造里，也出現(xiàn)了一批專利。遺憾的是，所報道的基于FOWLP技術的高端存儲器制造方案，因FOWLP目前技術的二維特點，均把注意力放到如何運用FOWLP技術以晶圓級的形式制作控制(邏輯)部分。美國專利US2015/0035146A1(Jing-Cheng Lin等)就是一個例子，如圖4所示，10為控制部分封裝體；66為大容量存儲器封裝體；70為包含在66里的各存儲芯片；68為經(jīng)焊球連接好的具有POP結構的高端存儲模塊。盡管對邏輯芯片實現(xiàn)了晶圓級集成制造，并在控制元件的上表面、下表面采用非硅通孔(TSV-less)技術形成了電連接，但對大容量存儲功能部分的處理，該專利仍是采用經(jīng)典的存儲芯片堆疊，加以引線鍵合實現(xiàn)存儲芯片間電連接，形成一個具有BGA封裝形式的大容量存儲器，隨后該BGA封裝體以焊球與由FOWLP制作的控制部分構成高端存儲模塊。這樣形成的高端存儲模塊具有POP封裝特征，而且組裝、功能測試均以分離器件形式開展。

綜上所述，目前由大容量存儲器和控制邏輯芯片組成的高端存儲模塊的制造技術都有一些特有的及共同的短板，主要是：模塊體積較大、以分離器件的方式進行組裝和功能測試，效率低。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明實施例提供一種半導體存儲模塊及其制作方法，以解決現(xiàn)有技術中半導體存儲模塊體積較大，并且以分離器件的方式進行組裝和功能測試，造成半導體存儲模塊制造效率較低的技術問題。

第一方面，本發(fā)明實施例提供了一種半導體存儲模塊，包括：自下而上依次堆疊的控制芯片組和至少兩個存儲芯片組，上下相鄰的兩個所述存儲芯片組的第一重布線層通過層間導電柱電連接，所述控制芯片組的第二重布線層與相鄰的所述存儲芯片組之間通過區(qū)域間導電柱電連接，且位于最下方的所述第一重布線層或所述第二重布線層與對外連接凸塊電連接；

所述存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于所述至少兩個存儲芯片下方的第一復合絕緣層，所述至少兩個存儲芯片包封為一體結構，所述第一重布線層設置在所述第一復合絕緣層中，所述至少兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度，以分別與所述第一重布線層電連接；

所述控制芯片組包括控制芯片，以及位于所述控制芯片下方的第二復合絕緣層，所述第二重布線層設置在所述第二復合絕緣層中，所述控制芯片的第二層內(nèi)導電柱與所述第二重布線層電連接。

第二方面，本發(fā)明實施例還提供了一種半導體存儲模塊的制作方法，包括：在載板自下而上依次制作控制芯片組和至少兩個存儲芯片組，以及制作層間導電柱和區(qū)域間導電柱，且上下相鄰的兩個所述存儲芯片組的第一重布線層通過層間導電柱電連接，所述控制芯片組的第二重布線層與相鄰的所述存儲芯片組之間通過區(qū)域間導電柱電連接，且位于最下方的所述第一重布線層或所述第二重布線層與對外連接凸塊電連接；

其中在制作任一存儲芯片組時，包括如下步驟：

將至少兩個存儲芯片依次堆疊，所述至少兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度；

將所述至少兩個存儲芯片包封為一體結構，且將所述存儲芯片的第一層內(nèi)導電柱露出；

在所述一體結構下方形成第一復合絕緣層，所述第一復合絕緣層中形成有第一重布線層，所述第一重布線層與所述第一層內(nèi)導電柱電連接；

所述制作控制芯片組的步驟包括：

將控制芯片的第二層內(nèi)導電柱露出；

在所述控制芯片下方形成第二復合絕緣層，所述第二復合絕緣層中形成有第二重布線層，所述第二重布線層與所述第二層內(nèi)導電柱電連接。

本發(fā)明實施例提供的半導體存儲模塊及其制作方法，通過自下而上依次堆疊控制芯片組和至少兩個存儲芯片組，上下相鄰的兩個存儲芯片組的第一重布線層通過層間導電柱電連接，控制芯片組的第二重布線層與相鄰的存儲芯片組之間通過區(qū)域間導電柱電連接，存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于至少兩個存儲芯片下方的第一復合絕緣層，至少兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度，以分別與第一重布線層電連接，控制芯片組包括控制芯片，以及位于控制芯片下方的第二復合絕緣層，控制芯片的第二層內(nèi)導電柱與第二重布線層電連接。采用上述技術方法，存儲芯片組包括至少兩個存儲芯片，存儲芯片組之間通過層間導電柱以及第一重布線層電連接，存儲芯片組與控制芯片組通過區(qū)域間導電柱與第二重布線組電連接，保證存儲模塊具有較高的存儲能力以及較小的尺寸，同時保證存儲芯片組與控制芯片組置于同一個晶圓中，實現(xiàn)了存儲模塊的晶圓級制造和晶圓級功能測試，提高存儲模塊的生產(chǎn)效率。

附圖說明

圖1a為現(xiàn)有技術中球陣列結構的存儲模塊的剖面結構示意圖；

圖1b為現(xiàn)有技術中球陣列結構的存儲模塊的側面結構示意圖；

圖2為現(xiàn)有技術中裸存儲芯片和裸控制芯片構成的存儲模塊的剖面結構示意圖；

圖3為現(xiàn)有技術中基于混合內(nèi)存數(shù)據(jù)集技術的存儲模塊的剖面結構示意圖；

圖4為現(xiàn)有技術中基于扇出型晶圓級封裝技術的存儲模塊的剖面結構示意圖；

圖5為本發(fā)明實施例提供的一種半導體存儲模塊的剖面結構示意圖；

圖6為本發(fā)明實施例提供的一種半導體存儲模塊的載板的俯視示意圖；

圖7為本發(fā)明實施例提供的一種在載板上涂覆臨時鍵合膠的剖面結構示意圖；

圖8a為本發(fā)明實施例提供的一種在存儲器晶元上形成第一存儲芯片的俯視示意圖；

圖8b為本發(fā)明實施例提供的一種在存儲器晶元上形成第一存儲芯片的剖面結構示意圖；

圖9a為本發(fā)明實施例提供的一種在存儲器晶元上形成第二存儲芯片的俯視示意圖；

圖9b為本發(fā)明實施例提供的一種在存儲器晶元上形成第二存儲芯片的剖面結構示意圖；

圖10a為本發(fā)明實施例提供的切割存儲器晶元形成多個第一存儲芯片的剖面結構示意圖；

圖10b為本發(fā)明實施例提供的切割存儲器晶元形成多個第二存儲芯片的剖面結構示意圖；

圖11a、圖11b和圖11c為本發(fā)明實施例提供的在載板上制作第一存儲芯片和第二存儲芯片的結構示意圖；

圖12為本發(fā)明實施例提供的形成有第一存儲芯片和第二存儲芯片的載板進行固封，形成固封層的剖面結構示意圖；

圖13為本發(fā)明實施例提供的對固封層進行減薄的剖面結構示意圖；

圖14為本發(fā)明實施例提供的在固封層上形成第一下部絕緣層進行減薄的剖面結構示意圖；

圖15為本發(fā)明實施例提供的在第一下部絕緣層形成第一重布線層的剖面結構示意圖；

圖16為本發(fā)明實施例提供的在第一重布線層上形成第一上部絕緣層的剖面結構示意圖；

圖17為本發(fā)明實施例提供的形成層間導電柱的剖面結構示意圖；

圖18為本發(fā)明實施例提供的在層間導電柱之間制備一體結構的剖面結構示意圖；

圖19為本發(fā)明實施例提供的對一體結構進行固封，形成固封層的剖面結構示意圖；

圖20為本發(fā)明實施例提供的對第二層存儲芯片組中的固封層進行減薄的剖面結構示意圖；

圖21為本發(fā)明實施例提供的形成第二層存儲芯片組的第一下部絕緣層的剖面結構示意圖；

圖22為本發(fā)明實施例提供的形成第二層存儲芯片組的第一重布線層和第一上部絕緣層的剖面結構示意圖；

圖23為本發(fā)明實施例提供的形成第二個層間導電柱的剖面結構示意圖；

圖24為本發(fā)明實施例提供的形成四個存儲芯片組的剖面結構示意圖；

圖25為本發(fā)明實施例提供的形成區(qū)域間導電柱的剖面結構示意圖；

圖26a為本發(fā)明實施例提供的一種在邏輯晶元上形成控制芯片的俯視示意圖；

圖26b為本發(fā)明實施例提供的一種在邏輯晶元上形成控制芯片的剖面結構示意圖；

圖27為本發(fā)明實施例提供的切割邏輯晶元形成多個控制芯片的剖面結構示意圖；

圖28為本發(fā)明實施例提供的在存儲區(qū)域制作控制芯片的剖面結構示意圖；

圖29為本發(fā)明實施例提供的對控制芯片進行固封的剖面結構示意圖；

圖30為本發(fā)明實施例提供的對控制芯片的固封層進行減薄的剖面結構示意圖；

圖31為本發(fā)明實施例提供的制作第二復合絕緣層的剖面結構示意圖；

圖32為本發(fā)明實施例提供的在第二復合絕緣層上制作對外連接凸塊的剖面結構示意圖；

圖33為本發(fā)明實施例提供的圖32的倒置結構示意圖；

圖34為本發(fā)明實施例提供的對形成的多個存儲模塊進行切割的結構示意圖；

圖35為本發(fā)明實施例提供的單個存儲模塊的結構示意圖。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，以下將結合本發(fā)明實施例中的附圖，通過具體實施方式，完整地描述本發(fā)明的技術方案。顯然，所描述的實施例是本發(fā)明的一部分實施例，而不是全部的實施例，基于本發(fā)明的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動的前提下獲得的所有其他實施例，均落入本發(fā)明的保護范圍之內(nèi)。

實施例

圖5為本發(fā)明實施例提供的一種半導體存儲模塊的結構示意圖，如圖5所示，本發(fā)明實施例提供的半導體存儲模塊可以包括：

自下而上依次堆疊的控制芯片組和至少兩個存儲芯片組，上下相鄰的兩個存儲芯片組的第一重布線層通過層間導電柱電連接，控制芯片組的第二重布線層與相鄰的存儲芯片組之間通過區(qū)域間導電柱電連接，且位于最下方的第一重布線層或第二重布線層與對外連接凸塊電連接；

存儲芯片組包括依次堆疊的至少兩個存儲芯片，以及位于至少兩個存儲芯片下方的第一復合絕緣層，所述至少兩個存儲芯片包封為一體結構，第一重布線層設置在第一復合絕緣層中，至少兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度，以分別與第一重布線層電連接；

控制芯片組包括控制芯片，以及位于控制芯片下方的第二復合絕緣層，第二重布線層設置在第二復合絕緣層中，控制芯片的第二層內(nèi)導電柱與第二重布線層電連接。

示例性的，圖5所示的存儲模塊包括一個控制芯片組和四個存儲芯片組，這里以一個控制芯片組和四個存儲芯片組進行說明，如圖5所示，存儲模塊包括一個控制芯片組810、第一存儲芯片組310、第二存儲芯片組510、第三存儲芯片組610以及第四存儲芯片組710，其中，控制芯片組810、第四存儲芯片組710、第三存儲芯片組610、第二存儲芯片組510以及第一存儲芯片組310自下而上依次堆疊。

第一存儲芯片組310、第二存儲芯片組510、第三存儲芯片組610和第四存儲芯片組710可以分別包括兩個、三個或者四個存儲芯片，圖5中僅是以兩個存儲芯片，第一存儲芯片110和第二存儲芯片210進行說明。第一存儲芯片110包括第一主動面以及設置在第一主動面上的第一焊盤，在所述第一焊盤內(nèi)設置有第一存儲芯片110的第一層內(nèi)導電柱122，第二存儲芯片210包括第一主動面以及設置在第一主動面上的第一焊盤，在所述第一焊盤內(nèi)設置有第二存儲芯片210的第一層內(nèi)導電柱222。具體的，第一存儲芯片110和第二存儲芯片210的空間取向一致，即兩個存儲芯片的第一主動面的朝向相同，因此第一層內(nèi)導電柱122和222的朝向也相同。可選的，第一存儲芯片110、第二存儲芯片210、第一層內(nèi)導電柱122和222可以理解為一個一體結構。

進一步的，第一存儲芯片組310還可以包括位于第一存儲芯片組310中一體結構下方的第一復合絕緣層，該第一復合絕緣層包括第一上部絕緣層405、第一下部絕緣層401以及位于第一上部絕緣層405和第一下部絕緣層401之間的第一重布線層403；第二存儲芯片組510還可以包括位于第二存儲芯片組510中一體結構下方的第一復合絕緣層，該第一復合絕緣層包括第一上部絕緣層505、第一下部絕緣層501以及位于第一上部絕緣層505和第一下部絕緣層501之間的第一重布線層503；第三存儲芯片組610還可以包括位于第三存儲芯片組610中一體結構下方的第一復合絕緣層，該第一復合絕緣層包括第一上部絕緣層605、第一下部絕緣層601以及位于第一上部絕緣層605和第一下部絕緣層601之間的第一重布線層603；第四存儲芯片組710還可以包括位于第四存儲芯片組710中一體結構下方的第一復合絕緣層，該第一復合絕緣層包括第一上部絕緣層705、第一下部絕緣層701以及位于第一上部絕緣層705和第一下部絕緣層701之間的第一重布線層703?？蛇x的，第一存儲芯片組310中的第一層內(nèi)導電柱122和222可以通過第一下部絕緣層401中的第一通孔與第一重布線層403電連接；第二存儲芯片組510中的第一層內(nèi)導電柱122和222可以通過第一下部絕緣層501中的通孔與第一重布線層503電連接；第三存儲芯片組610中的第一層內(nèi)導電柱122和222可以通過第一下部絕緣層601中的通孔與第一重布線層603電連接；第四存儲芯片組710中的第一層內(nèi)導電柱122和222可以通過第一下部絕緣層701中的通孔與第一重布線層703電連接。

存儲芯片組中的第一層內(nèi)導電柱122和222可以錯開預設角度，以分別與對應的第一重布線層電連接，例如，第一存儲芯片組310中的第一層內(nèi)導電柱122和222可以錯開預設角度，以分別與第一存儲芯片310中的第一重布線層403電連接，第二存儲芯片組510中的第一層內(nèi)導電柱122和222同樣可以錯開預設角度，以分別與第二存儲芯片510中的第一重布線層503電連接。可選的，所述預設角度可以為180°、90°或者45°。需要說明的是，存儲芯片組中的層內(nèi)導電柱可以錯開0°以外的任意角度，只要保證層內(nèi)導電柱不重合疊加即可，優(yōu)選的是錯開180°、90°或者45°。

可選的，在存儲芯片組中還可以包括層間導電柱，實現(xiàn)不同的存儲芯片組之間的電連接，例如，在第二存儲芯片組510可以包括層間導電柱407，第一存儲芯片組310的第一重布線層403和第二存儲芯片組510的第一重布線層503可以通過層間導電柱實現(xiàn)電連接，以實現(xiàn)第一存儲芯片組310和第二存儲芯片組510的電連接。

控制芯片組810可以包括控制芯片806以及位于控制芯片806下方的第二復合絕緣層，所述第二復合絕緣層可以包括第二上部絕緣層805、第二下部絕緣層801，以及位于第二上部絕緣層805和第二下部絕緣層801之間的第二重布線層803。具體的，控制芯片806包括第二主動面以及設置在所述第二主動面上的第二焊盤，在所述第二焊盤中設置有控制芯片806的第二層內(nèi)導電柱808，第二層內(nèi)導電柱808與第二焊盤電連接。可選的，控制芯片806中的第二層內(nèi)導電柱808可以通過第二下部絕緣層801中的第二通孔與第二重布線層803電連接。

可選的，控制芯片806的第二主動面與存儲芯片的第一主動面朝向可以相同。

可選的，所述存儲模塊還可以包括對外連接凸塊908，當控制芯片組810位于最下方時，控制芯片組810的第二重布線層803與對外連接凸塊908電連接。進一步的，所述存儲模塊還可以包括凸塊下金屬層906，控制芯片組810的第二重布線層803通過凸塊下金屬層906與外連接凸塊908電連接。

需要說明的是，圖5所示的存儲模塊只是作為本發(fā)明實施例提供的存儲模塊的一種示例說明，本發(fā)明實施例提供的存儲模塊中，控制芯片組還可以位于存儲芯片組之間，用于實現(xiàn)對存儲芯片組的控制。

可選的，所述第一上部絕緣層、第一所述下部絕緣層、第二上部絕緣層以及第二下部絕緣層為有機光敏材料制成。

可選的，所述存儲芯片組內(nèi)的至少兩個存儲芯片，以及所述控制芯片組內(nèi)的控制芯片由熱固材料包封。

可選的，最上方的存儲芯片組或控制芯片組的底部可以設置有保護層，如圖5所示，在存儲芯片組310上方設置有保護層909。

本發(fā)明實施例提供的存儲模塊，通過依次堆疊控制芯片組和至少兩個存儲芯片組，上下相鄰的兩個存儲芯片組的第一重布線層通過層間導電柱電連接，控制芯片組的第二重布線層與相鄰的存儲芯片組之間通過區(qū)域間導電柱電連接，存儲芯片組包括依次堆疊的至少兩個存儲芯片，并且兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度，以分別與第一重布線層電連接。采用上述技術方法，存儲芯片組包括至少兩個存儲芯片，存儲芯片組之間通過層間導電柱以及第一重布線層電連接，存儲芯片組與控制芯片組通過區(qū)域間導電柱預計第二重布線組電連接，保證存儲模塊具有較高的存儲能力以及較小的尺寸，同時保證存儲芯片組與控制芯片組置于同一個晶圓中，實現(xiàn)了存儲模塊的晶圓級制造和晶圓級功能測試，提高存儲模塊的生產(chǎn)效率。

本發(fā)明實施例還提供一種存儲模塊的制作方法，包括在載板自下而上依次制作控制芯片組和至少兩個存儲芯片組，以及制作層間導電柱和區(qū)域間導電柱，且上下相鄰的兩個所述存儲芯片組的第一重布線層通過層間導電柱電連接，所述控制芯片組的第二重布線層與相鄰的所述存儲芯片組之間通過區(qū)域間導電柱電連接，且位于最下方的所述第一重布線層或所述第二重布線層與對外連接凸塊電連接；

下面按照工程中制作存儲芯片組、控制芯片組、層間導電柱、區(qū)域?qū)щ娭?、第一復合絕緣層以及第二復合絕緣層的順序進行說明，本發(fā)明實施例以四個存儲芯片組為例進行說明。

首先，提供一載板300，載板300的材料可為金屬、硅、玻璃以及有機基板等。載板300的幾何形狀可以為圓形或者方形。在清洗后的載板300邊緣上制作用于芯片貼片位置的對準標記，如圖6所示。對準標記的制作一般通過薄膜沉積技術實現(xiàn)，例如：離子濺射、光刻、顯影以及蝕刻，也可通過激光蝕刻、絲網(wǎng)印刷、圖形電鍍以及機械精加工等實現(xiàn)。本發(fā)明實施例提供的存儲模塊的制作方法一次可以形成多個存儲模塊，將多個存儲模塊切割即得到單個存儲模塊。再次對載板300進行清洗后在載板300上涂覆臨時鍵合膠301，如圖8b所示。臨時鍵合膠301的涂覆可使用旋涂、噴涂、滾壓、印刷、非旋轉涂覆、熱壓、真空壓合以及壓力貼合等方式。臨時鍵合膠301可以為有機材料或復合材料。

在載板300上制作存儲芯片組，具體可以為：首先制作存儲芯片組中的存儲芯片，本發(fā)明實施例以兩個存儲芯片為例進行介紹。

制作任一存儲芯片組時，包括如下步驟：

將至少兩個存儲芯片依次堆疊，所述至少兩個存儲芯片的第一層內(nèi)導電柱錯開預設角度；

將所述至少兩個存儲芯片包封為一體結構，且將所述存儲芯片的第一層內(nèi)導電柱露出；

在所述一體結構下方形成第一復合絕緣層，所述第一復合絕緣層中形成有第一重布線層，所述第一重布線層與所述第一層內(nèi)導電柱電連接；

如圖8a和圖8b所示，存儲器晶圓100有第一存儲芯片110的陣列排布。第一存儲芯片110具有主動面110a和非主動面110b，在主動面110a上，有第一存儲芯片110對外連接導電的第一焊盤121，在焊盤121上，有預先沉積的第一層內(nèi)導電柱122。第一層內(nèi)導電柱導電柱122的沉積可采用不同方法實現(xiàn)，例如真空沉積和電鍍等。第一焊盤焊盤121可為單層或多層金屬，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，第一層內(nèi)導電柱122的材料為金屬，如Cu，Ni，Ag，Au或其合金等。第一層內(nèi)導電柱122的高度在70～90μm左右。第一存儲芯片110的厚度為40～50μm。在晶圓100的背面(對應第一存儲芯片110的非主動面)上，沉積DAF膜101。它的沉積可以多種方式實現(xiàn)：如旋涂、噴涂、印刷、滾壓以及熱壓等。DAF膜101的有效粘接層的厚度在10～30μm左右。DAF膜101為有機材料。

如圖9a和圖9b所示，存儲器晶圓200有第二存儲芯片210的陣列排布。第二存儲芯片210與第一存儲芯片110可為同一類型存儲器，也可為不同類型存儲器。第二存儲芯片210具有主動面210a和非主動面210b，在主動面210a上，有第二存儲芯片210對外連接導電的第一焊盤221。在第一焊盤221上，有預先沉積的第一層內(nèi)導電連接柱222。第一層內(nèi)導電柱122的沉積可采用不同方法實現(xiàn)，例如真空沉積和電鍍等。第一焊盤121可為單層或多層金屬，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，第一導電柱122的材料為金屬，如，Cu，Ni，Ag，Au或其合金等。第一導電柱的高度在20～40μm左右。第二存儲芯片210的厚度為40～50μm。在晶圓200的背面(對應第二存儲芯片210的非主動面)上，沉積DAF膜201。它的沉積可以多種方式實現(xiàn)：如，旋涂、噴涂、印刷、滾壓以及熱壓等。DAF膜201的有效粘接層的厚度在10～30μm左右，DAF膜201為有機材料，DAF膜201與DAF膜101可為同一種DAF膜，也可為不同的DAF膜。

如圖10a和圖10b所示，對上述兩個半導體存儲器晶圓分別進行切割，得到第一存儲芯片110和第二存儲芯片210?？蛇x的，切割采取標準半導體晶圓切割方法，如機械切割或者激光切割等方式。

如圖11a，圖11b和圖11c所示，在載板300上，用半導體貼片設備將第一存儲芯片110的主動面110a朝上，以所謂的“Chip-to-Wafer”的方式，貼到載板300上臨時鍵合膠301的上表面，實現(xiàn)第一存儲芯片110在載板上的再配置。類似地，用半導體貼片設備將第二存儲芯片210的主動面220a朝上，以所謂“Chip-to-Chip”的方式，分別置放到第一存儲芯片110的主動面110a上，形成一體結構，所述一體結構可以形象地理解為一個“超級芯片”。置放第二存儲芯片210時，第二存儲芯片210與第一存儲芯片110有一個位置上的錯開以露出第一存儲芯片110主動面上的第一層內(nèi)導電柱122。通過這樣的置放，也實現(xiàn)了第二存儲芯片210在載板300上的再重置。將貼完一體結構的載板置于一個具有一定高壓的烘箱里。加壓以排擠出滯留于各貼片界面的氣泡，確報貼片界面的完整性，同時對DAF材料進行預固化處理。

如圖12所示，沉積介質(zhì)材料對包含一體結構的載板進行固封，形成固封層302，即填充包覆一體結構的空隙和表面。固封層302的高度應比一體結構中的第一層內(nèi)導電柱高。沉積方法可為旋涂，印刷，有機疊層或者塑封等。介質(zhì)材料一般為有機熱固材料，但并不排除為絕緣非有機材料。

如圖13所示，對固封層302進行減薄處理，減薄直到一體結構上所有的第一層內(nèi)導電柱表面露出。減薄方法采用半導體制造的標準磨拋技術。此時，固封介質(zhì)材料表面離一體結構最上端表面，即第二存儲芯片210的主動面210a的距離為20μm左右。

所述在所述一體結構上方形成第一復合絕緣層可以包括：

在所述一體結構上方形成第一下部絕緣層，以及在所述第一下部絕緣層上形成第一通孔；

在所述第一下部絕緣層上方形成第一重布線層，所述第一重布線層通過第一通孔與所述第一層內(nèi)導電柱電連接；

在所述第一重布線層上方形成第一上部絕緣層。

具體的工程上的方法如下：如圖14所示，在固封層302的上表面沉積可光刻的第一下部絕緣層401。第一下部絕緣層401的材料包括感光樹脂和可以通過干法刻蝕等工藝形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、雙苯環(huán)丁烯樹脂以及苯基并二惡唑樹脂中的一種或者多種，第一下部絕緣層401的厚度為5～7μm。

采用半導體器件晶圓制作的標準工藝，對第一下部絕緣層401進行圖形制作，形成第一通孔，且第一通孔直至一體結構中各第一層內(nèi)導電柱的表面，以露出各第一層內(nèi)導電柱(圖中未示出)。

如圖15所示，采用標準半導體制作工藝，在第一下部絕緣層401上制作第一重布線層403。該過程包含一系列的薄膜沉積、電鍍、光刻、顯影以及蝕刻等工藝制作。第一重布線層403一邊的終端經(jīng)第一下部絕緣層401上的第一通孔與一體結構中的第一層內(nèi)導電柱122和222相連，以引出第一存儲芯片110和第二存儲芯片210的電連接。第一重布線層403的材料可以為金屬材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

如圖16所示，在第一重布線層403及第一下部絕緣層401上制作可光刻的第一上部絕緣層405。第一上部絕緣層405的材料包括感光樹脂和可以通過干法刻蝕等工藝形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、雙苯環(huán)丁烯樹脂、苯基并二惡唑樹脂中的一種或者多種。第一上部絕緣層405的厚度為5～7μm。

采用半導體器件晶圓制作的標準工藝，對第一上部絕緣層405進行圖形制作，形成開口，且該開口直至第一重布線層403各相應端面，使其露出。第一上部絕緣層405圖形制作可采用標準半導體的前道或中道工藝，如通過曝光、顯影、濕法或干法刻蝕等工藝。

形成第一上部絕緣層之后，可以在第一上部絕緣層上制作層間導電柱，具體的，制作層間導電柱可以包括：

形成第一上部絕緣層之后，在所述第一上部絕緣層上形成層間導電柱，所述層間導電柱用于連接相鄰的兩個存儲芯片組。

具體的，如圖17所示，在第一上部絕緣層405上，采用半導體晶圓制作的標準工藝，制作一體結構的層間導電柱407。層間導電柱407的一端通過第一上部絕緣層405的開口，與第一重布線層403各相應端面連接。層間導電柱407另一端的高度應比第一上部絕緣層405的表面高出100～120μm左右。層間導電柱407的制作可采用半導體制作標準技術實現(xiàn)，如真空沉積、電鍍以及化學鍍等。層間導電柱407為金屬材料，如Cu、Ni、Pd、Ag、Au或其合金等。本發(fā)明實施例提供的層間導電柱的制作方法，直接在形成的復合絕緣層上方制作，先制作層間導電柱，后制作一體結構和一體結構的介電質(zhì)填充，這樣可以采用低廉的熱固材料作為填充的介電質(zhì)，而不是昂貴的厚層光敏介電材料，并且免去在固封層使用光刻等工藝，生產(chǎn)成本下降，同時由于不要對固封材料進行激光鉆孔，也解決了激光鉆孔對節(jié)距限制的困難，從而滿足大容量傳感器制作對超細節(jié)距的要求。

至此，完成一個存儲芯片組的制作。

下面，對另一個存儲芯片組的制備進行說明：

如圖18所示，用半導體貼片設備將上述的一體結構的主動面朝上，根據(jù)設計位置，以所謂的“Chip-to-Wafer”的方式，繼續(xù)貼到載板300上的第一上部絕緣層405上，需要說明的是，每個存儲芯片組中的一體結構可以相同，即包括第一存儲芯片110、第二存儲芯片120以及位于第一存儲芯片110主動面上的層內(nèi)導電柱122和位于第二存儲芯片120主動面上的層內(nèi)導電柱222。

如圖19所示，再次沉積介質(zhì)材料對整個載板進行固封，形成固封層502，即填充包覆一體結構的空隙和表面。固封層502的高度應比一體結構中的所有第一層內(nèi)導電柱及層間導電柱407要高。沉積方法可為旋涂，印刷，有機疊層和塑封等。介質(zhì)材料一般為有機熱固材料，但不排除為絕緣非有機材料。

如圖20所示，對固封層502進行減薄處理，減薄直到一體結構上所有的第一層內(nèi)導電柱和層間導電柱407表面露出。減薄方法采用半導體制造的標準磨拋技術。磨拋后，固封層502上表面離一體結構上最上端表面的距離為20μm左右。

如圖21所示，在固封層502的正面涂覆可光刻的第一下部絕緣層501。第一下部絕緣層501的材料包括感光樹脂和可以通過干法刻蝕等工藝形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、雙苯環(huán)丁烯樹脂、苯基并二惡唑樹脂中的一種或者多種，第一下部絕緣層501的厚度為5～7μm。

采用半導體器件晶圓制作的標準工藝，對第一下部絕緣層501進行圖形制作，形成第一通孔，且第一通孔直至一體結構中各第一層內(nèi)導電柱的表面，以露出各第一層內(nèi)導電柱(圖中未示出)。

如圖22所示，采用標準半導體制作工藝，在第一下部絕緣層501上制作第一重布線層503。該過程包含一系列的薄膜沉積、電鍍、光刻、顯影以及蝕刻等工藝制作。第一重布線層503一邊的終端經(jīng)第一下部絕緣層501上的第一通孔與一體結構中的第一層內(nèi)導電柱122和222相連，以引出第一存儲芯片110和第二存儲芯片210的電連接。第一重布線層503的材料可以為金屬材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

在第一重布線層503及第一下部絕緣層501上制作可光刻的第一上部絕緣層505。第一上部絕緣層505的材料包括感光樹脂和可以通過干法刻蝕等工藝形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、雙苯環(huán)丁烯樹脂、苯基并二惡唑樹脂中的一種或者多種。第一上部絕緣層505的厚度為5～7μm。

采用半導體器件晶圓制作的標準工藝，對第一上部絕緣層505進行圖形制作，形成開口，且該開口直至第一重布線層503各相應端面，使其露出。第一上部絕緣層505圖形制作可采用標準半導體的前道或中道工藝，如通過曝光、顯影、濕法或干法刻蝕等工藝。

如圖23所示，在第一上部絕緣層505上，采用半導體晶圓制作的標準工藝，制作一體結構的層間導電柱507。層間導電柱507的一端通過第一上部絕緣層505的開口，與第一重布線層503各相應端面連接。層間導電柱507另一端的高度應比第一上部絕緣層505的表面高出100～120μm左右。層間導電柱507的制作可采用半導體制作標準技術實現(xiàn)，如真空沉積、電鍍以及化學鍍等。這樣，一體結構中的各存儲芯片通過第一重布線層403和一體結構的層導電柱407，與一體結構中各存儲芯片通過第一重布線層503和一體結構的層間導電柱507，一起實現(xiàn)了與外界的電連接。層間導電柱507與層間導電柱407一樣，為金屬材料，如，Cu、Ni、Pd、Ag、Au或其合金等。

至此，完成第二個存儲芯片組的制作。

綜上，本發(fā)明實施例描述的具有大容量存儲能力的存儲芯片組，在經(jīng)歷了兩大輪工藝循環(huán)后，形成了兩層“超級芯片”結構，實現(xiàn)了四層存儲芯片堆疊。下面的步驟基本上是重復以上的循環(huán)，繼續(xù)，直至完成四層“超級芯片”結構(即實現(xiàn)八層存儲芯片堆疊)，在這不予以詳述。

如圖24所示，310、510、610和710為存儲芯片組；602和702為介電質(zhì)固封層；601和701為第一下部絕緣層，701和705為第一上部絕緣層；603和703第一重布線層；507和607為存儲芯片組的層間導電柱。

為構建高端的存儲模塊，采用半導體器件晶圓制作的標準工藝，對第四層的第一復合絕緣層的第一上部絕緣層705進行圖形制作，形成開口，且該開口直至第一重布線層703各相應端面，使其露出(未畫出)。第一上部絕緣鈍化層705圖形制作可采用標準半導體的前道或中道工藝，如通過曝光、顯影、濕法或干法刻蝕等工藝。

如圖25所示，在第一上述絕緣層705上，制作存儲芯片組與控制芯片組的區(qū)域間導電柱707。

所述制作區(qū)域間導電柱，可以包括：

形成第一上部絕緣層之后，在所述第一上部絕緣層上形成區(qū)域間導電柱，所述區(qū)域間導電柱用于連接控制芯片組與存儲芯片組。

具體的，區(qū)域間導電柱707的一端通過第一上部絕緣層705的開口，與第一重布線層703層各相應端面連接，區(qū)域間導電柱707另一端的高度應在100μm左右。區(qū)域間導電柱707的制作可采用半導體制作標準技術實現(xiàn)，如真空沉積、電鍍以及化學鍍等。

本發(fā)明實施例提供的區(qū)域間導電柱的制作方法，與層間導電柱的制作方法類似，直接在形成的復合絕緣層上方制作，先制作區(qū)域間導電柱，后制作控制芯片以及控制芯片的介電質(zhì)填充，這樣可以采用低廉的熱固材料作為填充的介電質(zhì)，而不是昂貴的厚層光敏介電材料，并且免去在固封層使用光刻等工藝，生產(chǎn)成本下降，同時由于不要對固封材料進行激光鉆孔，也解決了激光鉆孔對節(jié)距限制的困難，從而滿足大容量傳感器制作對超細節(jié)距的要求。

制作好區(qū)域間導電柱707之后，可以在區(qū)域間導電柱707之間制作控制芯片組810，具體的，制作控制芯片組的步驟可以包括：

將控制芯片的第二層內(nèi)導電柱露出；

在控制芯片上方形成第二復合絕緣層，所述第二復合絕緣層中形成有第二重布線層，所述第二重布線層與所述第二層內(nèi)導電柱電連接。

具體的工程上的方法如下：如圖26a和26b所示，邏輯晶圓800上有控制芯片(邏輯芯片)810的陣列排布?？刂菩酒?06具有主動面806a和非主動面806b，在主動面806a上，有控制芯片806對外連接導電的第二焊盤821，在第二焊盤821上，有預先沉積的第二層內(nèi)導電柱822。第二層內(nèi)導電柱822的沉積可采用不同方法實現(xiàn)，例如真空沉積和電鍍等。第二焊盤821可為單層或多層金屬，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等。第二層內(nèi)導電柱822的材料為金屬，如Cu，Ni，Ag，Au或其合金等，第二層間導電柱的高度在20～40μm左右?？刂菩酒?06的厚度為40～50μm。在晶圓800的背面(對應控制芯片806芯片的非主動面)上，沉積DAF膜801。它的沉積可以多種方式實現(xiàn)：如旋涂、噴涂、印刷、滾壓以及熱壓等。DAF膜801的有效粘接層的厚度在10～30μm左右。DAF膜801與DAF膜101、DAF膜201可為同一種DAF膜，也可為不同的DAF膜。DAF膜為有機材料。

如圖27所示，對半導體邏輯晶圓進行切割，得到控制芯片806。切割采取標準半導體晶圓切割方法，如機械切割、激光切割等方式。

如圖28所示，用半導體貼片設備將控制芯片806的主動面806a朝上，以所謂的“Chip-to-Wafer”的方式，貼到第四層第一復合絕緣層的第一上部絕緣層705表面，實現(xiàn)芯片806在載板上存儲功能區(qū)域上的配置。

如圖29所示，沉積介質(zhì)材料對整個載板進行固封，形成固封層802，即,填充包覆邏輯芯片806的空隙和表面及區(qū)域間導電柱707的空隙。固封層802的高度應比控制芯片806中所有的第二層內(nèi)導電柱822及區(qū)域間導電柱707要高。沉積方法可為旋涂，印刷，有機疊層以及塑封等。介質(zhì)材料一般為有機熱固材料，但不排除為絕緣非有機材料。

如圖30所示，對固封層802進行減薄處理，減薄直到控制芯片806上所有的導電柱表面和區(qū)域間導電柱707表面全部露出。減薄方法采用半導體制造的標準磨拋技術，磨拋后，固封層802上表面離控制芯片806最上端表面的距離為20μm左右。

完成控制芯片806的固封之后，在固封好的控制芯片806上方形成第二復合絕緣層，在控制芯片806上方形成第二復合絕緣層可以包括：

在所述控制芯片上方形成第二下部絕緣層，以及在所述第二下部絕緣層上形成第二通孔；

在所述第二下部絕緣層上方形成第二重布線層，所述第二重布線層通過第二通孔與所述第二層內(nèi)導電柱電連接；

在所述第二重布線層上方形成第二上部絕緣層。

具體的，在固封層802的正面涂覆可光刻的第二下部絕緣層801，第二下部絕緣層801的材料包括感光樹脂和可以通過干法刻蝕等工藝形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、雙苯環(huán)丁烯樹脂、苯基并二惡唑樹脂中的一種或者多種。第二下部絕緣層801的厚度為5～7μm。然后采用半導體器件晶圓制作的標準工藝，對第二下部絕緣層801進行圖形制作，形成第二通孔，且二通孔直至控制芯片806中各第二層內(nèi)導電柱822的表面和區(qū)域間導電柱707表面，使其露出(圖中未畫出)。

采用標準半導體制作工藝，在第二下部絕緣層801上制作第二重布線層803。該過程包含一系列的薄膜沉積、電鍍、光刻、顯影以及蝕刻等工藝制作。第二重布線層803一邊的終端經(jīng)第二下部絕緣層801上的第二通孔與控制芯片806主動面第二焊盤上的第二層間導電柱822和區(qū)域間導電柱707表面相連，以引出控制芯片806、存儲芯片組710中的各存儲芯片(通過第一重布線層703和區(qū)域間導電柱707)、存儲芯片組610中各存儲芯片(通過第一重布線層603，存儲芯片組層間導電柱607，和區(qū)域間導電柱707)、存儲芯片組510中各存儲芯片(通過第一重布線層503，存儲芯片組層間導電柱507、607和區(qū)域間導電柱707)、和存儲芯片組310中各存儲芯片(通過第一重布線層403，存儲芯片組層間電互連407、507、607和區(qū)域間導電柱707)的電連接(未畫出)。第二重布線層803的材料為金屬材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

如圖31所示，在第二重布線結構803及第二下部絕緣層801上制作可光刻的第二上部絕緣層(鈍化層)805。第二上部絕緣層(鈍化層)805的制作采用標準半導體的前道或中道工藝，如通過曝光、顯影、濕法或干法刻蝕等工藝。第二上部絕緣層805的材料一般為有機材料，但不排除為無機材料。有機材料包括感光形成圖形的樹脂，例如聚酰亞胺、感光型環(huán)氧樹脂、阻焊油墨、綠漆、干膜、感光型增層材料、雙苯環(huán)丁烯樹脂、苯基苯并二惡唑樹脂中的一種或者多種。

為完成高端的存儲模塊的制作，下面制作凸塊下金屬和對外連接終端。

采用半導體器件晶圓制作的標準工藝，對第二上部絕緣層805進行圖形制作，形成開口，且該開口直至第二重布線層803層各相應端面，使其露出(圖中未畫出)。第二上部絕緣層805圖形制作可采用標準半導體的前道或中道工藝，如通過曝光、顯影、濕法或干法刻蝕等工藝。

如圖32所示，制作凸塊下金屬906于第二上部絕緣層805的開口上，并與第二重布線層803各端面焊盤相連。凸塊下金屬906的制作通過濺射、電鍍、真空蒸發(fā)沉積等工藝并輔以光刻、顯影、刻蝕等工藝實現(xiàn)。凸塊下金屬906的材料為與焊料相親和的金屬或合金，如Ni、Cu、Pt、Ag及其合金。隨后，在凸塊下金屬906上制作對外連接凸塊908。其制作可以通過電鍍、印刷、植球、放球等工藝，然后進行回流工藝?；亓骺梢酝ㄟ^熱傳導、對流、輻射等實現(xiàn)。對外連接凸塊908的材料主要為焊料金屬。如，Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In、等及其合金。

去除載板300和臨時鍵合膠301。載板300和臨時鍵合膠301可以通過機械、加熱、化學、激光等方式去除。然后，對整個高端存儲模塊再構“晶圓”進行翻轉，使存儲芯片組310中的第一存儲芯片110的非主動面110b和固封層302的下表面處于存儲模塊最頂層表面(未畫出)。

如圖33所示，在第一存儲芯片110的非主動面110b及固封層302的下表面上沉積一層保護膜909。保護膜的沉積可以多種方式，如：旋涂、噴涂、印刷、滾壓、熱壓，或真空壓合等，保護膜材料為有機材料。

如圖34，沿圖中的虛線對所形成的高端半導體存儲模塊，進行分離切割，得到存儲模塊。

如圖35，經(jīng)過以上工藝流程后得到單顆半導體存儲模塊。該半導體存儲模塊由兩個功能區(qū)域組成：大容量存儲區(qū)域和控制區(qū)域。大容量存儲區(qū)域本身又由4個存儲芯片組和一個控制芯片組組成，每個存儲芯片組由一個第一存儲芯片和一個第二存儲芯片堆疊構成，控制芯片組為1個控制芯片。可選的，第一存儲芯片和第二存儲芯片可以相同也可以不同，當?shù)谝淮鎯π酒偷诙鎯π酒嗤瑫r，存儲區(qū)域中集成的存儲芯片將是“超級芯片”的2倍。

本發(fā)明實施例提供的半導體存儲模塊的制作方法，在載板上依次制作控制芯片組和至少兩個存儲芯片組，每個存儲芯片組包括至少兩個存儲芯片，存儲芯片組與存儲芯片組通過第一層內(nèi)導電柱、層間導電柱以及位于存儲芯片組之間的第一重布線層實現(xiàn)電連接，多個存儲芯片組和控制芯片組通過第一層間導電柱、第二層間導電柱、層間導電柱、區(qū)域間導電柱、位于存儲芯片組之間的第一重布線層以及位于存儲芯片組與控制芯片組之間的第二重布線層實現(xiàn)電連接，如此，不僅提供了大容量的存儲區(qū)域，保證存儲區(qū)域小尺寸的特點，還可以實現(xiàn)存儲芯片與控制芯片(邏輯芯片)在同一個晶圓上設置，實現(xiàn)了控制芯片與存儲芯片的三維晶圓級集成，減少了存儲模塊在封裝結構上的電路損耗，存儲模塊的整體功能得到改善，進一步還可以實現(xiàn)存儲模塊的晶圓級制造和晶圓級功能測試，提高生產(chǎn)效率，降低生產(chǎn)成本。

注意，上述僅為本發(fā)明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發(fā)明不限于這里所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調(diào)整和替代而不會脫離本發(fā)明的保護范圍。因此，雖然通過以上實施例對本發(fā)明進行了較為詳細的說明，但是本發(fā)明不僅僅限于以上實施例，在不脫離本發(fā)明構思的情況下，還可以包括更多其他等效實施例，而本發(fā)明的范圍由所附的權利要求范圍決定。