這里通過參考并入2015年9月11日提交的日本專利申請No.2015-179439的全部公開內容，包括說明書、附圖和摘要。

技術領域

本發(fā)明涉及半導體器件，并且可適用于例如使用鰭型場效應晶體管(FET)的半導體器件。

背景技術：

在與時鐘同步操作的半導體集成電路的定時設計中重要的是，將數據信號的設置時間和保持時間保持在預定范圍內。為此，在通常使用的半導體集成電路中，通過在數據信號線中提供串聯(lián)的多個數據緩沖器來調整定時(例如，參見日本未審查專利公開No.Hei 7(1995)-66293[專利文獻1])。

[專利文獻]

[專利文獻1]日本未審查專利公開No.Hei 7(1995)-66293

技術實現(xiàn)要素：

隨著半導體集成電路的小型化的進展，時鐘信號線中的延遲量增加，尤其帶來數據保持時間的增加的問題。尤其是，在使用鰭型FET(稱為“鰭式FET”)的半導體集成電路中，數據保持時間的增加非常顯著。為了解決該問題，當過去試圖通過提供串聯(lián)的多個數據緩沖器來調整數據信號的延遲量時，要求數據緩沖器的數量，增加了電路面積。

其他問題和新穎性特征將從本文的說明書和附圖中變得顯而易見。

在一個實施例中，半導體器件包括由鰭式FET形成的觸發(fā)器和數據緩沖器。對于延遲線，在從數據緩沖器的數據輸出節(jié)點到觸發(fā)器的數據輸入節(jié)點的數據信號的路徑中，設置與鰭式FET的柵極電極位于同一層中的柵極布線。

根據上述實施例，可以控制數據保持時間而不過量增加電路面積。

附圖說明

圖1是示出根據第一實施例的半導體器件的一般結構的框圖；

圖2是示出圖1的存儲電路的結構的框圖；

圖3是用于說明設置時間和保持時間的定時圖；

圖4是示意性示出鰭型場效應晶體管的結構的立體圖；

圖5是示出圖2所示的數據緩沖器、延遲線和觸發(fā)器的數據輸入部的具體結構的平面圖；

圖6是沿著圖5的線VI-VI截取的截面圖；

圖7是沿著圖5的線VII-VII截取的截面圖；

圖8是圖5所示數據緩沖器31和33以及延遲線32的等效電路圖；

圖9以表格形式示出了數據設置時間和數據保持時間的模擬結果；

圖10示意性示出了數據保持時間與PVT條件之間的關系；

圖11是示出根據第二實施例的半導體器件中的存儲電路的結構的框圖；

圖12是示出根據第三實施例的半導體器件中的存儲電路的結構的框圖；以及

圖13是示出根據第四實施例的半導體器件中的存儲電路的結構的框圖。

具體實施方式

現(xiàn)在，參照附圖，將詳細描述每個實施例。以下將計算機芯片示為半導體器件1的示例，并且將具體解釋其存儲單元中的輸入/輸出電路。然而，以下技術不限于用于存儲單元，通常它們可被廣泛用于與時鐘信號同步操作的半導體電路。

在以下每個實施例的附圖中，相同或對應的部分可以通過相同的參考符號表示，并且不再重復其描述。為了使附圖清楚，示出半導體器件的結構的平面圖、截面圖和立體圖中的尺寸大小與半導體器件中的實際尺寸大小不成比例。

<第一實施例>

[半導體器件的一般結構]圖1是示出根據第一實施例的半導體器件的一般結構的框圖。在圖1中，半導體芯片被示為半導體器件1的示例。參照圖1，半導體器件1包括：CPU(中央處理單元)2；存儲電路3；接口(I/O：輸入和輸出)電路4；其他外圍電路(未示出)；以及內部總線5，用于耦合這些組成元件。

CPU 2通過根據程序進行操作來執(zhí)行整個半導體器件1的控制。存儲電路3用作主存儲裝置，諸如RAM(隨機存取存儲器)和ROM(只讀存儲器)。盡管在圖1中將一個存儲電路3示為典型示例，但實際上，包括有多種存儲電路，諸如DRAM(動態(tài)隨機存取存儲器)、SRAM(靜態(tài)隨機存取存儲器)和閃存。接口電路4被用于半導體器件的外部耦合。這些組成元件相互之間通過內部總線5交換數據信號D、地址信號ADR、控制信號CS等。

[存儲電路的結構]圖2是示出圖1的存儲電路的結構的框圖。參照圖2，存儲電路3包括：存儲單元陣列10；I/O電路11；字線驅動器12；以及控制電路13。形成存儲電路3的每個晶體管包括鰭式FET。

存儲單元陣列10包括在行方向(Y方向)和列方向(X方向)上以行和列布置的多個存儲單元(未示出)。每個存儲單元都存儲一位的信息。在存儲單元陣列中，設置有與相應行相對應的字線(未示出)以及與相應列相對應的位線BL[0]-BL[127]。此外，位線的數量僅僅是示例而不用于限制。

I/O電路11是用于在圖1所示內部總線5和存儲單元陣列10之間執(zhí)行寫數據的輸入和讀數據的輸出的接口。在圖2中，僅示出了用于輸入寫數據的電路部分。具體地，I/O電路11接收來自圖1所示內部總線5的128位數據信號D[0]-D[127]，并將它們輸出至相應的位線BL[0]-BL[127]。

如圖2所示，對應于每個數據信號D，I/O電路11包括：數據緩沖器31和33；延遲線32；以及D型觸發(fā)器34。針對輸入至存儲電路3的每一位的數據信號D被進一步通過數據緩沖器31、延遲線32和數據緩沖器33輸入至觸發(fā)器34的數據輸入節(jié)點。設置數據緩沖器33以對已經經過延遲線32的數據信號進行整形，但這不是必須的。將在圖5至圖7中解釋延遲線32以及數據緩沖器31和33的更詳細的結構。如稍后所描述的，根據本實施例，延遲線32被形成為利用以鰭式FET為特征的結構。

此外，代替圖2的D型觸發(fā)器34，可以使用D型鎖存電路。響應于時鐘信號的邊緣(例如，前緣)，D型觸發(fā)器34在時鐘信號的邊緣緊前保持輸入信號。另一方面，例如，D型鎖存電路使得信號在時鐘信號處于高電平(H電平)時允許信號通過，并且在時鐘信號切換至低電平(L電平)緊前保持輸入信號(H電平和L電平可以相反)。觸發(fā)器34和鎖存電路的相似之處在于，它們是用于與時鐘信號CLK同步地保持數據信號D的邏輯電路。

字線驅動器12激活行(從中讀取數據或者向其寫入數據)的字線(未示出)。因此，從中讀取數據或者向其寫入數據的行的每個存儲單元耦合至對應的位線BL。

控制電路13通過內部總線5接收來自圖1的CPU 2或DMA(直接存儲器存取)控制器(未示出)等的控制信號CS，并且基于控制信號CS控制存儲電路3的整體操作。控制信號CS包括提供給I/O電路11中設置的每個觸發(fā)器34的時鐘信號CLK。通過設置在控制電路13中的時鐘緩沖器20，時鐘信號CLK被輸入至每個觸發(fā)器34的時鐘輸入節(jié)點(圖8中的參考符號“CKin”)。

[定時控制的問題]以下將解釋圖2所示存儲電路3的I/O電路11中的定時控制的問題。

圖3是用于解釋設置時間和保持時間的定時圖。在圖3的定時圖中，示出了將被輸入至圖2的每個觸發(fā)器34中的時鐘信號CLK和數據信號D。

參照圖3，在時鐘信號CLK的前緣(時間t1)處，觸發(fā)器34接收數據信號D。為了確保數據信號D的接收，需要在時鐘信號的前緣之前的規(guī)定時間內確定數據。該時段被稱為數據信號D的“設置時間TSU(從時間t0到時間t1)”。另一方面，在時鐘信號的后緣之后，應該保持數據信號的時段被稱為數據信號D的“保持時間TH(從時間t1到時間t2)”。

如圖2所示，在存儲電路3的I/O電路11中，通常時鐘信號CLK的傳輸路徑(時鐘路徑25)長于數據信號D的傳輸路徑(數據路徑)。因此，如以下的等式(1)所示，保持時間TH被定義為通過從時鐘信號的延遲時間DLY(CLK)中減去數據信號的延遲時間DLY(D)而得到的值。

TH＝delay(CLK)-delay(D) (1)

時鐘信號CLK的延遲時間通過時鐘緩沖器20的延遲時間DLY(CLK；Tr)與圖2的時鐘路徑的延遲時間DLY(CLK；wire)的總和來給出。另一方面，數據信號D的延遲時間通過數據緩沖器31和33的延遲時間n×DLY(D；Tr)(其中，“b”是數據緩沖器的級數)與延遲線32的延遲時間DLY(D；line)的總和來給出。由于數據路徑本身的延遲時間較短，所以其無關緊要。因此，上述等式(1)被重寫為以下等式(2)。

TH＝DLY(CLK；Tr)+DLY(CLK；wire)-n×DLY(D；Tr)-DLY(D；line) (2)

當每個數據緩沖器和觸發(fā)器34由鰭式FET形成時，由于布線的減薄引起的布線阻抗的增加以及局部布線(LIC：局部互連)與鰭式FET的柵極電極之間的寄生電容的增加影響布線延遲DLY(CLK；wire)。結果，數據保持時間TH趨于變得比通常使用的平面型FET更長。

為了解決上述問題，當串聯(lián)耦合多個數據緩沖器31和33而不設置圖2的延遲線32時，電路面積將增加。此外，當多個數據緩沖器31和33串聯(lián)耦合時，即使PVT條件(工藝、電壓、溫度)被設定為最小化延遲量(稱為“MIN條件”)，也會產生數據保持時間幾乎不減少的問題。由以下原因引起該問題：在MIN條件的情況下，即使時鐘緩沖器的延遲時間DLY(CLK；Tr)和數據緩沖器的延遲時間n×DLY(D；Tr)減少，時鐘路徑的延遲時間DLY(CLK；wire)也幾乎不減少。

考慮上述方面，根據本實施例，在每一位的數據信號D的路徑中設置延遲線32。如將在圖5至圖7中解釋的，根據本實施例，延遲線32的面積減小通過利用以鰭式FET為特征的結構來實現(xiàn)。

[鰭式FET的結構]首先，將簡要說明鰭式FET的結構及其制造方法。

圖4是示意性示出鰭式FET的結構的立體圖。參照圖4，鰭式FET例如包括設置在P型半導體襯底SUB上方的多個鰭式布線F1和F2。每個鰭式布線F1和F2都在X方向上沿著襯底平面延伸。每個鰭式布線F1和F2都通過選擇性地蝕刻半導體襯底SUB的表面來形成。在相鄰的鰭式布線F之間(不形成鰭式布線F1和F2的部分)，設置例如通過使用CVD(化學氣相沉積)方法形成的氧化硅膜作為元件隔離膜ISO。

柵極電極G被形成為通過柵極絕緣膜GI覆蓋相應鰭式布線F1和F2的上表面和側表面。柵極電極G在Y方向(其是與鰭式布線F1和F2相交的方向)上延伸。柵極電極G例如可以由半導體(諸如多晶硅)、導電化合物(諸如氮化鈦)和單金屬(諸如鎢)或包含上述任何組成的層壓膜來形成。

在形成柵極電極G之后，通過將柵極電極G用作掩膜在鰭布線F中引入雜質，在除被柵極電極G包圍的溝道區(qū)域之外的部分中形成源極區(qū)域和漏極區(qū)域(未示出)。關于這點，當提供PMOS(P溝道金屬氧化物半導體)晶體管時，鰭式布線F形成在N型阱上方，并且P型雜質被引入到鰭式布線F中。另一方面，當提供NMOS(N溝道金屬氧化物半導體)晶體管時，鰭式布線F形成在P型襯底或P型阱上方，并且N型雜質被引入鰭式布線F中。

為了與源極區(qū)域和漏極區(qū)域的上表面和側表面歐姆接觸，使用諸如鎢的單金屬，分別形成在Y方向上延伸的局部布線(LIC：局部互連)LA1和LA2。即，局部布線LA1和LA2分別用作源極電極和漏極電極。柵極布線G、源極電極LA1和漏極電極LA2進一步直接耦合至在X方向上延伸的局部布線(未示出)或者通過形成在層間絕緣層(未示出)中的過孔耦合至上部金屬布線層(未示出)。

[延遲線和數據緩沖器的結構]基于鰭式FET的上述結構，形成圖2所示的數據緩沖器31、33、延遲線32和觸發(fā)器34。

圖5是示出圖2所示的數據緩沖器、延遲線和觸發(fā)器的數據輸入部的具體結構的平面圖。圖6是沿著圖5的線VI-VI截取的截面圖。圖7是沿著圖5的線VII-VII截取的截面圖。圖8是圖5所示數據緩沖器31和33以及延遲線32的等效電路圖。在圖5至圖7中，作為觸發(fā)器34的數據輸入部分，示出了由PMOS晶體管和NMOS晶體管形成的CMOS反相器。在圖5的平面圖中，為了使附圖清楚，對鰭式布線F1-F18賦予傾斜線圖案的陰影，以及對N型阱NW1和NW2賦予點圖案的陰影。在圖5至圖7中，襯底平面中的方向被稱為“X方向”和“Y方向”，以及垂直于襯底的方向被稱為“Z方向”。

參照圖5至圖7，在P型半導體襯底SUB(包括N型阱NW1和NW2的區(qū)域)上方，形成均在X方向上延伸的多個鰭式布線F1-F18。為了使圖案化更加精確，鰭式布線F1-F18具有相等寬度，并且基本以規(guī)則的間隔來布置。還具有襯底上方沒有形成鰭式布線的部分。用作PMOS晶體管的鰭式布線F1和F2形成在N型阱NW1上方。類似地，用作PMOS晶體管的鰭式布線F11、F12、F15和F16形成在N型阱NW2上方。

多個柵極布線G1-G16被形成為使得分別在與鰭式布線F1-F18的延伸方向(X)方向相交的Y方向上延伸。為了使圖案化更加精確，柵極布線G1-G16具有相等寬度，并且以規(guī)則的間隔在X方向上布置。柵極絕緣膜GI放置在柵極布線G1-G3、G5-G8、G10-G12、G14-G16與鰭式布線F之間。

柵極布線G1-G16包括被用作鰭式FET的柵極電極的那些布線(G2、G11和G15)、僅用作局部布線的那些布線(G1、G3、G4、G5、G8、G9、G10、G12、G13、G14和G16)以及被用作柵極電極和局部布線二者的那些布線(G6和G7)。在圖5和圖6中，僅用作局部布線的柵極布線(諸如G1、G3、G5、G8、G10、G12、G14和G16)也通過柵極絕緣膜GI耦合至鰭式布線F。然而，這些柵極布線不是必須電耦合至鰭式布線。

在相鄰的柵極布線G之間，局部布線LA1-LA9被分別設置為覆蓋鰭式布線F的一部分并且與鰭式布線F歐姆接觸。每個局部布線LA1-LA9都被形成為在Y方向上延伸(沿著柵極布線G的延伸方向)。

在相鄰的柵極布線G和局部布線LA1之間以及在相鄰的柵極布線G之間，存在通過使用CVD方法形成的填充絕緣膜(未示出)，諸如氧化硅膜。每個局部布線LB1-LB9都形成在填充絕緣膜之上以在X方向上延伸。在X方向上延伸的每個局部布線LB1-LB9都耦合在Y方向上延伸的相鄰的柵極布線G或相鄰的柵極布線G和局部布線LA。在這種情況下，每個局部布線LB都直接與局部布線LA耦合(即，不經過形成在層間絕緣層中的過孔)。局部布線LB還分別直接與柵極布線G耦合(不經過形成在絕緣層中的過孔)。

例如，在圖7中，局部布線LB2直接耦合至柵極布線G3和G4的上表面。局部布線LB4直接耦合至柵極布線G5和G6的上表面。局部布線LB6直接耦合至柵極布線G7和G8的上表面。局部布線LB8直接耦合至柵極布線G9和G10的上表面。局部布線LB10直接耦合至在Y方向上延伸的局部布線LA9的側表面并且還直接耦合至柵極布線G12的上表面。局部布線LB12直接耦合至柵極布線G13和G14的上表面。

如圖8所示，反相器IN1和IN2分別被用作數據緩沖器31和33。參照圖5至圖7，反相器INV1(數據緩沖器31)包括：鰭式布線F1-F4；柵極布線G2；以及局部布線LA1-LA3。鰭式布線F1和F2被用作用于形成反相器IN1的PMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA1被用作PMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的電源布線(未示出)。結果，向局部布線LA1給出電源電位VDD。

類似地，鰭式布線F3和F4被用作用于形成反相器INV1的NMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA2被用作NMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的接地布線(未示出)。結果，向局部布線LA1給出接地電位VSS。柵極布線G2對應于圖8所示反相器INV1的數據輸入節(jié)點Nin1，并且作為柵極電極在形成反相器INV1的NMOS晶體管和PMOS晶體管之間共享。局部布線LA3(具體地，由圖5中的箭頭40表示的從鰭式布線F1到鰭式布線F4的部分)對應于圖8所示反相器INV1的數據輸出節(jié)點Nout1，并且在PMOS晶體管和NMOS晶體管之間共享為漏極電極。

反相器INV2(數據緩沖器33)包括鰭式布線F11-F14、柵極布線G11和局部布線LA7-LA9。鰭式布線F11和F12被用作用于形成反相器INV2的PMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA7被用作PMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的電源布線(未示出)。結果，向局部布線LA7給出電源電位VDD。

類似地，鰭式布線F13和F14被用作用于形成反相器INV2的NMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA8被用作NMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的接地布線(未示出)。結果，向局部布線LA7給出接地電位VSS。柵極布線G11對應于圖8所示反相器INV2的數據輸入節(jié)點Nin2，并且在PMOS晶體管和NMOS晶體管之間共享為柵極電極。局部布線LA9對應于圖8所示反相器INV2的數據輸出節(jié)點Nout2，并且在PMOS晶體管和NMOS晶體管之間共享為漏極電極。

圖5進一步示出了用于形成觸發(fā)器34的輸入部分的反相器34_Din。用于形成輸入部分的反相器34_Din包括鰭式布線F15-F18、柵極布線G15和局部布線LA10-LA12。鰭式布線F15和F16被用作用于形成反相器34_Din的PMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA10被用作PMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的電源布線(未示出)。結果，向局部布線LA10給出電源電位VDD。

類似地，鰭式布線F17和F18被用作用于形成反相器34_Din的NMOS晶體管的溝道區(qū)域、源極區(qū)域和漏極區(qū)域。局部布線LA11被用作NMOS晶體管的源極電極，并且通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的接地布線(未示出)。結果，向局部布線LA11給出接地電位VSS。柵極布線G15(具體地，由圖5中的箭頭41示出的從鰭式布線F15到鰭式布線F18的部分)對應于圖8所示觸發(fā)器34的數據輸入節(jié)點Din，并且在PMOS晶體管和NMOS晶體管之間共享為柵極電極。

延遲線32設置在上述反相器INV1(數據緩沖器31)的數據輸出節(jié)點Nout1(局部布線LA3)與反相器INV2(數據緩沖器33)的數據輸入節(jié)點Nin2(柵極布線G11)之間。延遲線32包括柵極布線G3-G10以及用于耦合相鄰的柵極布線的局部布線LB2-LB8。柵極布線G3通過局部布線LB1耦合至反相器INV1(數據緩沖器31)的數據輸出節(jié)點Nout1(局部布線LA3)。柵極布線G10通過局部布線LB9耦合至反相器INV2(數據緩沖器33)的數據輸入節(jié)點Nin2(柵極布線G11)。因此，數據信號依次被傳輸通過局部布線LB1、柵極布線G3、局部布線LB2、柵極布線G4、局部布線LB3、柵極布線G5、局部布線LB4、柵極布線G6、局部布線LB5、柵極布線G7、局部布線LB6、柵極布線G8、局部布線LB7、柵極布線G9、局部布線LB8、柵極布線G10和局部布線LB9。

關于這點，數據信號D從輸出緩沖器31(反相器INV1)的數據輸出節(jié)點Nout1(由箭頭40表示的局部布線LA3的部分)到觸發(fā)器34的數據輸入節(jié)點Din(由箭頭41表示的柵極布線G15的部分)的路徑經過柵極布線G3-G14和局部布線LB1-LB13。因此，從垂直于襯底的方向(Z方向)在半導體襯底SUB的平面中看到，數據信號D從數據輸出節(jié)點Nout1到數據輸入節(jié)點Din的路徑長度長于接合數據輸出節(jié)點Nout1和數據輸入節(jié)點Din的直線路徑42。如圖6所示，直線路徑42從局部布線LA3的右端(+X方向側)到柵極布線G15的左端(-X方向側)延伸。如圖5所示，直線路徑42不限于沿著X方向的路徑，并且其可以沿著傾斜方向(或者可以沿著任何方向，只要是經過由箭頭40和箭頭41表示的部分的直線即可)。

此外，優(yōu)選地，如圖8所示，延遲線32與接地節(jié)點(接地布線)耦合，這通過電容元件T1和T2給出接地電位VSS。由延遲線32產生的延遲時間可以進一步通過由電容元件帶來的CR延遲而增加。

通過使用鰭式FET的柵極電容來形成電容元件T1和T2。具體地，如圖5和圖6所示，作為電容元件T1的鰭式FET包括：鰭式布線F5-F10；柵極布線G6，用作柵極電極；以及局部布線LA4和LA5，用作源極電極和漏極電極。另一方面，作為電容元件T2的鰭式FET包括：鰭式布線F5-F10；柵極布線G7，用作柵極電極；以及局部布線LA5和LA6，用作源極電極和漏極電極。鰭式布線F5-F10以及局部布線LA5被鰭式FET共享。局部布線LA4-LA6通過形成在層間絕緣層(未示出)中的過孔(未示出)耦合至上金屬布線層中設置的接地布線(未示出)。結果，向局部布線LA4-LA6給出接地電位VSS。

[第一實施例的效果]如上所述，可以通過在數據信號D的路徑中設置延遲線32以及通過形成包括柵極布線G的延遲線32來使得數據路徑的布線長度更長。與僅通過數據緩沖器調整延遲時間的常用方法相比，可以使得整個電路面積更小。

期望使用諸如鎢的金屬材料形成柵極布線G。金屬柵極布線的延遲時間的電壓和溫度依賴性是類似于上層中的金屬布線的特性。因此，可以使得數據保持時間的PVT(工藝，電壓，溫度)依賴性更大。以下將參照圖9和圖10所示的模擬結果來給出詳細說明。

圖9以表格形式示出了數據設置時間和數據保持時間的模擬結果。圖10示意性示出了數據保持時間和PVT條件之間的關系。在圖9和圖10中，存在對設置圖5至圖8中解釋的延遲線32的情況與代替延遲線設置數據緩沖器的情況的比較。

參照圖9和圖10，MIN條件是數據信號的延遲變得最小的情況。具體地，在MIN條件的情況下，半導體器件的工藝條件是PMOS晶體管和NMOS晶體管的開關速度變?yōu)樽罡?漏極電流變得最大)。半導體器件的操作條件為：高電壓(0.88V)和高溫度(125℃)。MAX條件是數據信號的延遲變得最大的條件。具體地，在MAX條件的情況下，半導體器件的工藝條件是PMOS晶體管和NMOS晶體管的開關速度變得最低(漏極電流變得最小)。半導體器件的操作條件為：低電壓(0.72V)和低溫度(-40℃)。

如圖9所示，當通過串聯(lián)耦合多個數據緩沖器形成延遲電路而不使用上述延遲線32時，即使PVT條件從MAX條件切換到MIN條件，數據保持時間(時鐘路徑的延遲時間與數據路徑的延遲時間之間的差)也僅減小至88％。另一方面，當PVT條件從MAX條件切換到MIN條件時，利用本實施例的延遲線32，數據保持時間減小至54％。

如上所述，根據本實施例的半導體器件，數據路徑的延遲時間(在常用方法中通過使用多個數據緩沖器來增加)通過代替數據緩沖器設置延遲線32(即，通過加長數據路徑的布線)來增加。以這種方式，同樣當PVT條件被設置為MIN條件時，數據路徑的延遲時間不會顯著降低，抵消時鐘路徑的布線延遲。結果，可以縮短數據保持時間。

此外，與通過串聯(lián)耦合多個數據緩沖器形成延遲電路的情況相比，可以利用上述延遲線32來減少數據緩沖器的數量，這使得可以減小電路面積。具體地，根據本實施例，對于延遲線32，通過使用與用于鰭式FET的柵極電極位于同一布線層中的柵極布線G來實現(xiàn)進一步的面積減小。

<第二實施例>圖11是示出根據第二實施例的半導體器件中的存儲電路的結構的框圖。圖11的存儲電路3中的I/O電路11與圖2的I/O電路11的不同在于，在用于傳輸時鐘信號CLK的時鐘路徑25的中部設置中繼緩沖器21。具體地，在圖11中，中繼緩沖器21設置在用于數據信號D[63]的觸發(fā)器34[63]和用于數據信號D[64]的觸發(fā)器34[64]之間。由時鐘緩沖器20共享的時鐘信號CLK進一步被中繼緩沖器21整形。由于圖11所示的其他方面基本與圖2所示相同，所以由相同的參考符號表示相同或對應部分，并且不再重復其描述。

通過設置中繼緩沖器21，由時鐘緩沖器20驅動的觸發(fā)器34的數量減少一半，并且時鐘路徑25的布線長度也減小一半。通過中繼緩沖器21來驅動觸發(fā)器34的剩余一半和時鐘路徑25的一半。因此，即使中繼緩沖器21的柵極延遲增加，由晶體管的柵極引起的布線延遲和寄生電容也可以更多地減小。從而，可以進一步減小整個傳輸路徑的時鐘信號的延遲時間。

在上述等式(2)中，通過減小時鐘路徑的延遲時間DLY(CLK；wire)，當PVT條件被設置為MIN條件時，可以更加縮短數據保持時間。此外，當縮短時鐘路徑的延遲時間時，由延遲線32產生的數據路徑的延遲時間可以相應縮短，這允許進一步減小每個延遲線32的面積。

<第三實施例>圖12是示出根據第三實施例的半導體器件中的存儲電路的結構的框圖。圖12的存儲電路3中的I/O電路11與圖2的I/O電路11的不同在于，時鐘路徑25為樹狀形狀。即，根據第三實施例，時鐘信號CLK通過樹狀信號路徑被輸入至多個觸發(fā)器34[0]-34[127]。中繼緩沖器被設置在時鐘信號CLK的分支點處。

在圖12的情況下，具體地，時鐘路徑被分至為兩個。一個時鐘路徑通過中繼緩沖器22耦合至每個觸發(fā)器34[0]-34[63]的時鐘輸入節(jié)點。另一時鐘路徑通過中繼緩沖器22耦合至每個觸發(fā)器34[64]-34[127]的時鐘輸入節(jié)點。由于圖12所示的其他方面與圖2所示的基本相同，所以由相同的參考符號描述相同或對應的部分，并且不再重復其描述。

通過設置中繼緩沖器22和23，如第二實施例的情況中那樣，可以減小整個傳輸路徑的時鐘信號的延遲時間。因此，當PVT條件被設置為MIN條件時，可以使得數據保持時間更短。當縮短時鐘路徑的延遲時間時，據此可以縮短由延遲線32產生的數據路徑的延遲時間，這允許減小每個延遲線32的面積。

此外，通過形成樹狀形狀的時鐘路徑，從時鐘緩沖器20到每個觸發(fā)器34的時鐘輸入節(jié)點的時鐘路徑的長度可以一致。因此，由于可以使得用于每個觸發(fā)器34的時鐘信號的延遲時間一致，所以可以改善數據保持時間。

<第四實施例>圖13是示出根據第四實施例的半導體器件中的存儲電路的結構的框圖。圖13的存儲電路3中的I/O電路11與圖2的I/O電路的不同在于，從時鐘緩沖器20的數據輸出節(jié)點到每個觸發(fā)器34的時鐘輸入節(jié)點的時鐘信號的路徑長度越長，耦合至數據輸出節(jié)點的延遲線32的延遲時間越長。具體地，在圖13所示的情況下，用于數據信號D[127]的延遲線132[127]的延遲時間最長，并且用于數據信號D[0]的延遲線32[0]的延遲時間最短。延遲線的路徑長度設置得越長，或者耦合的電容元件的數量或電容越大，延遲線32的延遲時間變得越長。由于圖13所示的其他方面與圖2所示基本相同，所以通過相同的參考標號表示相同或對應的部分，并且不再重復其描述。

從時鐘緩沖器20的時鐘輸出節(jié)點開始的路徑長度越長，輸入至每個觸發(fā)器34的時鐘信號的延遲時間越長。因此，通過響應于時鐘信號的延遲時間增加數據信號的延遲時間，可以更多地減少數據保持時間。

在上文中，基于實施例具體說明了發(fā)明人做出的本發(fā)明，但是本發(fā)明不限于上述實施例，并且不需要說，在不背離本發(fā)明的精神的情況下可以做出各種變化。