本申請要求2015年9月4日提交的美國臨時申請第62/214,800號的優(yōu)先權(quán)，其內(nèi)容結(jié)合于此作為參考。

技術(shù)領(lǐng)域

本發(fā)明總的來說涉及半導(dǎo)體領(lǐng)域，更具體地，涉及FINFET器件及其制造方法。

背景技術(shù)：

半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了快速增長。IC材料和設(shè)計的技術(shù)進(jìn)步產(chǎn)生了多代IC，其中，每一代都具有比先前一代更小且更復(fù)雜的電路。

更小的部件尺寸在于使用諸如鰭式場效應(yīng)晶體管(FinFET)器件的多柵極器件。因為柵極形成在從襯底延伸的“鰭”上以及周圍，所以稱為FinFET。FinFET器件可以允許器件的柵極寬度的縮小，同時在包括溝道區(qū)域的鰭的側(cè)面和/或頂部上提供柵極。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種FinFET器件，包括：襯底；鰭，形成在襯底上；以及柵極堆疊件，包括柵電極并且橫越鰭，柵電極包括頭部和尾部，尾部連接至頭部并且向襯底延伸，其中，頭部的寬度大于尾部的寬度。

本發(fā)明的實施例提供了一種FinFET器件，包括：鰭；柵極間隔件，橫越鰭，柵極間隔件包括第一溝槽；功函數(shù)金屬層，形成在第一溝槽中，功函數(shù)金屬層包括第二溝槽和第三溝槽，其中，第二溝槽形成在第三溝槽上，并且第三溝槽的高寬比高于第二溝槽的高寬比；以及柵電極，填充在第二溝槽和第三溝槽中。

本發(fā)明的實施例提供了一種用于制造FinFET器件的方法，該方法包括：在襯底上形成鰭；在鰭上形成具有第一溝槽的介電層；在第一溝槽中形成功函數(shù)金屬層；在功函數(shù)層中形成第二溝槽；在功函數(shù)層中形成第三溝槽，其中，第三溝槽形成在第二溝槽下面，并且第三溝槽的高寬比高于第二溝槽的高寬比；以及在第二溝槽和第三溝槽中形成柵電極。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以最佳地理解本發(fā)明的各個方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1A至圖1G是根據(jù)本發(fā)明的一些實施例的制造FinFET器件的方法的不同步驟的示意性斜視圖。

圖2A至圖2G是根據(jù)本發(fā)明的一些實施例的示出了形成柵電極150的工藝的截面圖。

圖3A和圖3B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。

圖4A和圖4B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。

圖5A和圖5B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。

圖6A和圖6B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。

圖7A和圖7B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。

具體實施方式

以下公開內(nèi)容提供了許多不同實施例或?qū)嵗?，用于實現(xiàn)所提供主題的不同特征。以下將描述組件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅是實例并且不意欲限制本發(fā)明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。而且，本發(fā)明在各個實例中可以重復(fù)參考數(shù)字和/或字母。這種重復(fù)僅是為了簡明和清楚，其自身并不表示所論述的各個實施例和/或配置之間的關(guān)系。

此外，為了便于描述，本文中可以使用諸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空間關(guān)系術(shù)語，以描述如圖中所示的一個元件或部件與另一元件或部件的關(guān)系。除了圖中所示的方位外，空間關(guān)系術(shù)語旨在包括器件在使用或操作過程中的不同方位。裝置可以以其他方式定位(旋轉(zhuǎn)90度或在其他方位)，并且在本文中使用的空間關(guān)系描述符可以同樣地作相應(yīng)地解釋。

FinFET器件包括具有高縱橫比的半導(dǎo)體鰭并且在其中形成半導(dǎo)體晶體管器件的溝道和源極/漏極區(qū)。在鰭上方形成柵極，沿著鰭器件的側(cè)部形成偽柵極，利用溝道和源極/漏極區(qū)的增加的表面積以產(chǎn)生更快、更可靠和更好控制的半導(dǎo)體晶體管器件。

圖1A至圖1G是根據(jù)本發(fā)明的一些實施例的處于各個階段中的制造半導(dǎo)體器件的FinFET組件的方法的示意性斜視圖。

參考圖1A。提供襯底110。例如，在一些實施例中，襯底110可以是半導(dǎo)體材料并且可以包括已知的結(jié)構(gòu)，包括梯度層或掩埋氧化物。在一些實施例中，襯底110包括可以是未摻雜或摻雜(如，p型、n型或它們的組合)的塊狀硅?？梢允褂眠m合于半導(dǎo)體器件形成的其他的材料。諸如鍺、石英、藍(lán)寶石和玻璃的其他的材料可以可選地用于襯底110?？蛇x地，硅襯底110可以是絕緣體上半導(dǎo)體(SOI)襯底的有源層或諸如形成在塊狀硅層上的硅鍺層的多層結(jié)構(gòu)。

多個p阱區(qū)域116和多個n阱區(qū)域112形成在襯底110中。一個n阱區(qū)域112形成在兩個p阱區(qū)域116之間。p阱區(qū)域116注入有P摻雜劑材料，諸如硼離子，并且n阱區(qū)域112注入有N摻雜劑材料，諸如砷離子。在p阱區(qū)域116的注入期間，n阱區(qū)域112覆蓋有掩模(諸如光刻膠)，并且在n阱區(qū)域112的注入期間，p阱區(qū)域116覆蓋有掩模(諸如光刻膠)。

多個半導(dǎo)體鰭122、124形成在襯底110上。半導(dǎo)體鰭124形成在p阱區(qū)域116上，并且半導(dǎo)體鰭122形成在n阱區(qū)域112上。在一些實施例中，半導(dǎo)體鰭122、124包括硅。應(yīng)該注意的是，圖1A中的半導(dǎo)體鰭122、124的數(shù)量是說明性的，并不應(yīng)當(dāng)限制本發(fā)明的保護(hù)范圍。本領(lǐng)域的技術(shù)人員可以根據(jù)實際場景選擇合適的半導(dǎo)體鰭122、124的數(shù)量。

例如，可以通過使用光刻技術(shù)圖案化和蝕刻襯底110來形成半導(dǎo)體鰭122、124。在一些實施例中，在襯底110上方沉積光刻膠材料層(未示出)。根據(jù)所需圖案(這里為半導(dǎo)體鰭122、124)光照(曝光)并顯影光刻膠材料層，從而去除光刻膠材料層的一部分。剩余的光刻膠材料保護(hù)下面的材料免于隨后的工藝步驟，諸如蝕刻。應(yīng)該注意，也可以在蝕刻工藝中使用諸如氧化物或氮化硅掩模的其他的掩模。

參考圖1B。多個隔離結(jié)構(gòu)130形成在襯底110上。作為圍繞半導(dǎo)體鰭122、124的淺溝槽隔離(STI)的隔離結(jié)構(gòu)130可以通過采用正硅酸乙酯(TEOS)和氧氣為前體的化學(xué)氣相沉積(CVD)技術(shù)來形成。在又一些其他的實施例中，隔離結(jié)構(gòu)130是SOI晶圓的絕緣層。

參考圖1C。至少一個偽柵極142形成在半導(dǎo)體鰭122、124的一部分上，并暴露半導(dǎo)體鰭122、124的另一部分。偽柵極142可以形成為橫越多個半導(dǎo)體鰭122、124。

如圖1C所示，多個柵極間隔件140形成在襯底110上方并且沿著偽柵極142的側(cè)部。在一些實施例中，柵極間隔件140可以包括氧化硅、氮化硅、氮氧化硅或其他合適的材料。柵極間隔件140可以包括單層或多層結(jié)構(gòu)。柵極間隔件140的毯式層可以通過CVD、PVD、ALD或其他合適的技術(shù)來形成。然后，在毯式層上執(zhí)行各向異性蝕刻以在偽柵極142的兩側(cè)上形成一對柵極間隔件140。在一些實施例中，柵極間隔件140用于偏移隨后形成的摻雜區(qū)域，諸如源極/漏極區(qū)域。柵極間隔件140還可以用于設(shè)計或改變源極/漏極區(qū)域(結(jié))輪廓。

多個介電鰭側(cè)壁結(jié)構(gòu)125形成在半導(dǎo)體鰭122、124的相對側(cè)上。介電鰭側(cè)壁結(jié)構(gòu)125形成為沿著半導(dǎo)體鰭122、124。介電鰭側(cè)壁結(jié)構(gòu)125可以包括諸如氧化硅的介電材料。可選地，介電鰭側(cè)壁結(jié)構(gòu)125可以包括氮化硅、SiC、SiON或它們的組合。介電鰭側(cè)壁結(jié)構(gòu)125的形成方法可以包括在半導(dǎo)體鰭122、124上方沉積介電材料，然后各向異性回蝕刻介電材料?；匚g刻工藝可以包括多步蝕刻以獲得蝕刻選擇性、靈活性和期望的過蝕刻控制。

在一些實施例中，可以在相同的制造工藝中形成柵極間隔件140和介電鰭側(cè)壁結(jié)構(gòu)125。例如，可以通過CVD、PVD、ALD或其他合適的技術(shù)形成介電層的毯式層以覆蓋偽柵極142和半導(dǎo)體鰭122、124。然后，在毯式層上執(zhí)行蝕刻工藝以在偽柵極142的相對側(cè)上形成柵極間隔件140并且在半導(dǎo)體鰭122、124的相對側(cè)上形成介電鰭側(cè)壁結(jié)構(gòu)125。然而，在一些實施例中，可以在不同的制造工藝中形成柵極間隔件140和介電鰭側(cè)壁結(jié)構(gòu)125。

參考圖1D。部分地去除(或部分地開槽)半導(dǎo)體鰭122、124的同時從偽柵極142和柵極間隔件140暴露的部分以在半導(dǎo)體鰭122、124中形成凹槽R。在一些實施例中，凹槽R形成有作為其上部的介電鰭側(cè)壁結(jié)構(gòu)125。在一些實施例中，凹槽R的側(cè)壁基本相互平行并且相互垂直平行。在一些其他的實施例中，凹槽R形成有不垂直平行的輪廓。

在圖1D中，半導(dǎo)體鰭122包括至少一個凹部122r和至少一個溝道部分122c。凹槽R形成在凹部122r上，并且偽柵極142覆蓋溝道部分122c。半導(dǎo)體鰭124包括至少一個凹部124r和至少一個溝道部分124c。凹槽R形成在凹部124r上，并且偽柵極142覆蓋溝道部分124c。

開槽工藝可以包括干蝕刻工藝、濕蝕刻工藝和/或它們的組合。開槽工藝還可以包括選擇性濕蝕刻或選擇性干蝕刻。濕蝕刻溶液包括四甲基氫氧化銨(TMAH)、HF/HNO₃/CH₃COOH溶液或其他合適溶液。干蝕刻和濕蝕刻工藝具有可以調(diào)整的蝕刻參數(shù)，諸如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源功率、RF偏置電壓、RF偏置功率、蝕刻劑流量和其他合適的參數(shù)。例如，濕蝕刻溶液可以包括NH₄OH、KOH(氫氧化鉀)、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他合適的濕蝕刻溶液或它們的組合。干蝕刻工藝包括使用氯基化學(xué)物的偏壓等離子體蝕刻工藝。其他的干蝕刻氣體包括CF₄、NF₃、SF₆和He。也可以使用諸如DRIE(深反應(yīng)離子蝕刻)的機(jī)制各向異性地實施干蝕刻。

參考圖1E。多個外延結(jié)構(gòu)200分別形成在半導(dǎo)體鰭124的凹槽R中，并且多個外延結(jié)構(gòu)210分別形成在半導(dǎo)體鰭122的凹槽R中。外延結(jié)構(gòu)200與鄰近的外延結(jié)構(gòu)210分離。外延結(jié)構(gòu)200和210從凹槽R突出。外延結(jié)構(gòu)200可以是n型外延結(jié)構(gòu)，并且外延結(jié)構(gòu)210可以是p型外延結(jié)構(gòu)?？梢允褂靡粋€或多個外延或外延的(epi)工藝來形成該外延結(jié)構(gòu)200和210，從而使得可以在半導(dǎo)體鰭122、124上以晶體狀態(tài)形成Si部件、SiGe部件和/或其他合適的部件。在一些實施例中，外延結(jié)構(gòu)200和210的晶格常數(shù)不同于半導(dǎo)體鰭122、124的晶格常數(shù)，并且外延結(jié)構(gòu)200和210具有應(yīng)力或應(yīng)變以使SRAM器件實現(xiàn)載流子遷移以及提高器件的性能。外延結(jié)構(gòu)200和210可以包括：諸如鍺(Ge)或硅(Si)的半導(dǎo)體材料；諸如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、硅鍺(SiGe)、碳化硅(SiC)或磷砷化鎵(GaAsP)的化合物半導(dǎo)體材料。

在一些實施例中，在不同的外延工藝中形成外延結(jié)構(gòu)200和210。外延結(jié)構(gòu)200可以包括SiP、SiC、SiPC、Si、III-V族化合物半導(dǎo)體材料或它們的組合，并且外延結(jié)構(gòu)210可以包括SiGe、SiGeC、Ge、Si、III-V族化合物半導(dǎo)體材料或它們的組合。在外延結(jié)構(gòu)200的形成期間，可以隨著外延的進(jìn)行來摻雜諸如磷或砷的n型雜質(zhì)。例如，當(dāng)外延結(jié)構(gòu)200包括SiC或Si時，摻雜n型雜質(zhì)。此外，在外延結(jié)構(gòu)210的形成期間，可以隨著外延的進(jìn)行來摻雜諸如硼或BF₂的p型雜質(zhì)。例如，當(dāng)外延結(jié)構(gòu)210包括SiGe時，摻雜p型雜質(zhì)。外延工藝包括CVD沉積技術(shù)(例如，氣相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延，和/或其他合適的工藝。外延工藝可以使用氣體和/或液體前體，它們與半導(dǎo)體鰭122、124的組成部分(如，硅)相互作用。因此，可獲得應(yīng)變的溝道以提高載流子遷移率和加強(qiáng)器件性能。外延結(jié)構(gòu)200和210可以是原位摻雜的。如果外延結(jié)構(gòu)200和210不是原位摻雜的，那么將執(zhí)行第二注入工藝(即，結(jié)注入工藝)以摻雜該外延結(jié)構(gòu)200和210?？梢詧?zhí)行一個或多個退火工藝以激活外延結(jié)構(gòu)200和210。退火工藝包括快速熱退火(RTA)和/或激光退火工藝。

在一些實施例中，外延結(jié)構(gòu)200具有頂部200a和設(shè)置在頂部200a與襯底110之間的主體部分200b。頂部200a的寬度比主體部分200b的寬度寬。介電鰭側(cè)壁結(jié)構(gòu)125設(shè)置在外延結(jié)構(gòu)200的主體部分200b的相對側(cè)上，并且外延結(jié)構(gòu)200的頂部200a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)125上。

此外，外延結(jié)構(gòu)210具有頂部210a和設(shè)置在頂部210a與襯底110之間的主體部分210b。頂部210a的寬度比主體部分210b的寬度寬。介電鰭側(cè)壁結(jié)構(gòu)125設(shè)置在外延結(jié)構(gòu)210的主體部分210b的相對側(cè)上，并且外延結(jié)構(gòu)200的頂部210a設(shè)置在介電鰭側(cè)壁結(jié)構(gòu)125上。外延結(jié)構(gòu)200和210用作反相器的源極/漏極區(qū)域。

在一些實施例中，外延結(jié)構(gòu)200和210具有不同的形狀。外延結(jié)構(gòu)200的頂部200a可以具有存在于介電鰭側(cè)壁結(jié)構(gòu)125上面的至少一個基本刻面表面(facet surface)，并且外延結(jié)構(gòu)210的頂部210a可以具有存在于介電鰭側(cè)壁結(jié)構(gòu)125上面的至少一個非刻面(或圓形)表面，并且不在這方面對所要求的范圍進(jìn)行限制。

參考圖1F。在形成外延結(jié)構(gòu)200和210之后，去除偽柵極142，從而在柵極間隔件140之間形成溝槽146。隔離結(jié)構(gòu)130和半導(dǎo)體鰭122、124的一部分從溝槽146暴露?？梢酝ㄟ^執(zhí)行一個或多個蝕刻工藝來去除偽柵極142。

參考圖1G，形成柵極堆疊件150'并且填充溝槽146。從圖2A至圖2G來討論填充的柵極堆疊件150'的細(xì)節(jié)，其中圖2A至圖2G在圖1F之后。圖2A至圖2G是根據(jù)本發(fā)明的一些實施例的示出了形成柵極堆疊件150'的工藝的截面圖。

參考圖2A，去除偽柵極，從而暴露柵極間隔件140中的溝槽146。柵極絕緣層160形成在柵極間隔件140的側(cè)壁上。柵極絕緣層160是諸如氮化硅、氮氧化硅的介電材料、具有高介電常數(shù)(高k)的電介質(zhì)和/或它們的組合。高k介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯和/或它們的組合?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PVD工藝或濺射沉積工藝的沉積工藝來形成柵極絕緣層。

參考圖2B，功函數(shù)金屬層170填充在形成于柵極絕緣層160之間的腔體中。在一些實施例中，F(xiàn)inFET器件可以是NMOS器件，并且例如，功函數(shù)金屬層170可以由Ti、Ag、Al、TiAlMo、Ta、TaN、TiAlC、TiAlN、TaC、TaCN、TiAl、TaSiN、Mn、Zr或它們的組合制成?？蛇x地，在一些其他的實施例中，F(xiàn)inFET器件可以是PMOS器件，并且例如，功函數(shù)金屬層170可以由TiN、W、Ta、Ni、Pt、Ru、Mo、Al、WN或它們的組合制成?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PECVD工藝、PVD工藝或濺射沉積工藝的沉積工藝來形成功函數(shù)金屬層170。

在一些實施例中，阻擋層選擇性地形成在功函數(shù)金屬層170和柵極絕緣層160之間。阻擋層可以是金屬層。可以通過諸如ALD工藝、CVD工藝、PECVD工藝、PVD工藝或濺射沉積工藝的沉積工藝來形成阻擋層。

參考圖2C，去除功函數(shù)金屬層170的中心處的上部，從而在功函數(shù)金屬層170中形成溝槽172?？梢允褂醚谀?未示出)和合適的蝕刻工藝來形成溝槽172。例如，掩模層可以是通過諸如CVD工藝的工藝形成的包括氮化硅的硬掩模，但是也可以可選地使用其他的材料，諸如氧化物、氮氧化物、碳化硅、它們的組合等，和其他的工藝，諸如等離子體增強(qiáng)的CVD(PECVD)、低壓CVD(LPCVD)，或者甚至是氧化硅形成之后的氮化。一旦形成，就可以通過合適的光刻工藝來圖案化掩模層以暴露功函數(shù)金屬層170的將要被去除以形成溝槽172的那些部分?？蛇x地，在一些其他的實施例中，可以通過執(zhí)行干蝕刻工藝來形成溝槽172。在形成溝槽172之后，去除掩模層。

參考圖2D，圖案化溝槽172下面的功函數(shù)金屬層170以形成溝槽172下面的另一溝槽174。例如，溝槽174的預(yù)定位置旁邊的部分再次被另一掩模層保護(hù)。因此，從掩模層暴露功函數(shù)金屬層170的用于形成溝槽174的部分。通過諸如干蝕刻工藝來去除功函數(shù)金屬層170的暴露部分。溝槽174具有比溝槽172更高的高寬比，溝槽174的寬度小于溝槽172的寬度。在形成溝槽174之后，去除掩模層。

參考圖2E。在形成溝槽172和174之后，諸如金屬的低電阻材料填充在溝槽172和174中?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PECVD工藝、PVD工藝或濺射沉積工藝的沉積工藝使金屬填充在溝槽172和174中。在金屬填充溝槽172和174之后，形成柵電極150。柵電極150可以是單層結(jié)構(gòu)或多層結(jié)構(gòu)。柵電極150的材料包括Al、W、Co、Cu或它們的合適的合金。

溝槽172的高寬比低于溝槽174的高寬比。因此，將金屬填充在溝槽172中比將金屬填充在溝槽174中更容易。在沒有溝槽172(如，僅形成具有高高寬比的溝槽174)的情況下，由于其高高寬比，所以將金屬填充在溝槽174中的工藝是困難的。因此，在將金屬填充在溝槽174中之后，會形成不需要的空隙，從而影響FinFET器件100的效率。然而，在本發(fā)明的實施例中，通過引入位于溝槽174上面的具有更低的高寬比的溝槽172，金屬的沉積更加易于執(zhí)行并且具有良好的質(zhì)量。因此可以提高包括溝槽172和174的FinFET器件100的效率。

參考圖2F，去除柵極絕緣層160、功函數(shù)金屬層170和柵電極150的上部?？梢酝ㄟ^使用諸如執(zhí)行濕蝕刻工藝或干蝕刻工藝的任何合適的工藝來去除柵極絕緣層160、功函數(shù)金屬層170和柵電極150。由于柵極絕緣層160、功函數(shù)金屬層170和柵電極150之間的材料不同，所以剩余的柵電極150的形狀與剩余的功函數(shù)金屬層170的形狀不同。

例如，通過執(zhí)行蝕刻工藝來去除柵極絕緣層160、功函數(shù)金屬層170和柵電極150的上部，在去除柵極絕緣層160、功函數(shù)金屬層170和柵電極150之后，暴露柵極間隔件140的側(cè)壁。在執(zhí)行干蝕刻工藝期間，柵極間隔件140被掩模層保護(hù)，從而使得柵極間隔件140的側(cè)壁仍然基本垂直。柵電極150具有圓頂狀截面頂面，并且功函數(shù)金屬層170具有基本平的或傾斜的截面輪廓。柵電極150的圓頂狀截面頂面意味著柵電極150具有彎曲的頂面，并且柵電極150的中心部分處的高度大于邊緣部分處的高度。

參考圖2G，在去除柵極絕緣層160、功函數(shù)金屬層170和柵電極150的上部之后，覆蓋層180形成在柵極絕緣層160、功函數(shù)金屬層170和柵電極150上。覆蓋層180覆蓋柵極絕緣層160、功函數(shù)金屬層170和柵電極150?？梢酝ㄟ^諸如ALD工藝、CVD工藝、PECVD工藝、PVD工藝或濺射沉積工藝的沉積工藝來形成覆蓋層180。覆蓋層180是諸如氮化硅的介電材料。執(zhí)行例如化學(xué)機(jī)械拋光(CMP)的平坦化工藝以去除覆蓋層180和掩模層的多余部分，以整平覆蓋層180的頂面。

參考圖3A和圖3B，其中圖3A和圖3B是根據(jù)本發(fā)明的一些實施例的FinFET器件的局部截面圖。沿著圖1F的線A-A截取圖3A，并且沿著圖1F的線B-B截取圖3B。柵電極150形成為橫越鰭120，該鰭可以是半導(dǎo)體鰭120或124。柵電極150形成在柵極間隔件140之間。柵極絕緣層160形成為涂覆柵極間隔件140的側(cè)壁，并且功函數(shù)金屬層170形成在柵電極150與柵極絕緣層160之間。覆蓋層180覆蓋柵電極150和功函數(shù)金屬層170。

柵電極150包括頭部152和尾部154，其中頭部152填充溝槽172，并且尾部154填充溝槽174。尾部154連接至頭部并且與頭部集成。頭部152形成在尾部154上，并且尾部154向襯底110延伸。

頭部152的頂部從功函數(shù)金屬層170突出。頭部152具有作為圓頂?shù)膹澢捻斆?。頭部152的寬度大于尾部154的寬度。由于溝槽174的高寬比變得越來越高，諸如如圖3B中所示的介于鰭120之間的溝槽174，所以將金屬填充在溝槽174中的工藝相應(yīng)地變得困難?？梢允褂镁哂懈鼘挼膶挾鹊念^部152以提高形成尾部154的金屬填充能力。此外，通過引入頭部152，可以調(diào)整功函數(shù)金屬層170的厚度和/或柵電極的高度，從而可以相應(yīng)地調(diào)節(jié)FinFET器件100的閾值電壓。

然而，作為本領(lǐng)域的普通技術(shù)人員將意識到，所描述的工藝和材料不意欲限制本發(fā)明?？梢允褂闷渌线m的工藝和材料。對于柵電極150和功函數(shù)金屬層170的不同的輪廓，可以進(jìn)行工藝、操作參數(shù)和材料的變化，諸如圖4A至圖7B中所示的實施例。圖4A至圖7B是根據(jù)本發(fā)明的不同的實施例的FinFET器件的局部截面圖，其中例如，圖4A、圖5A、圖6A和圖7A是沿著圖1F的線A-A截取的截面圖，并且例如，圖4B、圖5B、圖6B和圖7B是沿著圖1G的線B-B截取的截面圖。

參考圖4A和圖4B，在PMOS器件中使用該實施例的FinFET器件100。圍繞柵電極150的P型功函數(shù)金屬層170可以是TaN或TiN層。柵電極150包括W或AlCu。在一些實施例中，和NMOS器件一起制造PMOS器件，因此，諸如TiAl層的N型功函數(shù)層172也形成在溝槽172中。頭部152被P型功函數(shù)金屬層170和N型功函數(shù)金屬層176圍繞并且與N型功函數(shù)金屬層176直接接觸。然而，N型功函數(shù)層172僅沉積在具有更低的高寬比的溝槽172中，其中頭部152形成在該溝槽中。也就是說，N型功函數(shù)金屬層176未延伸進(jìn)溝槽174中，其中尾部154形成在該溝槽中，因此，提供柵極功能的尾部154被P型功函數(shù)金屬層170圍繞并且與該P型功函數(shù)金屬層直接接觸。

柵電極150具有頭部152和尾部154，該頭部具有寬度W1，并且該尾部具有寬度W2。尾部154的寬度W2小于頭部152的寬度W1。比率W2/W1在從大約0.2至大約0.8的范圍內(nèi)。頭部152具有圓頂狀頂面。頭部152的隱藏在N型功函數(shù)金屬層176中的部分具有高度H1。在鰭120上面的隱藏在P型功函數(shù)金屬層170中的尾部154具有高度H2(參考圖4A)。在鰭120旁邊的或介于鰭120之間的隱藏在P型功函數(shù)金屬層170中的尾部154具有高度H3(參考圖4B)。介于鰭120之間的尾部154的高度H3大于位于鰭120上面的尾部154的高度。比率H2/H1在從大約0.1至大約0.3的范圍內(nèi)。比率H3/H1在從大約0.3至大約3.0的范圍內(nèi)。包括P性功函數(shù)金屬層170和N型功函數(shù)金屬層176的功函數(shù)金屬層具有頂面，并且角度θ限定在該頂面與柵極絕緣層160的側(cè)壁之間。該頂面可以是傾斜的頂面或平坦的平面。因此，介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ在從大約45°至大約90°的范圍內(nèi)。在一些實施例中，介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ在從大約60°至大約90°的范圍內(nèi)以提供穩(wěn)定的功函數(shù)?？梢酝ㄟ^選擇適當(dāng)?shù)牟牧虾凸に噮?shù)來調(diào)整介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ。

參考圖5A和圖5B，在PMOS器件中使用該實施例的FinFET器件100。該實施例與圖4A和4B之間的不同之處在于，功函數(shù)金屬層的頂面是平坦的平面，并且介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ為大約90°。

參考圖6A和圖6B，在NMOS器件中使用該實施例的FinFET器件100。在一些實施例中，和PMOS器件一起制造NMOS器件，因此，P型功函數(shù)層170也形成在溝槽172和174中。圍繞柵電極150的P型功函數(shù)金屬層170可以是TaN或TiN層。柵電極150包括W或AlCu。N型功函數(shù)層172是TiAl層。在NMOS器件中，N型功函數(shù)層172沉積在溝槽172和174兩者中。也就是說，N型功函數(shù)金屬層176延伸進(jìn)溝槽174中并且圍繞頭部152和尾部154兩者。頭部152被P型功函數(shù)金屬層170和N型功函數(shù)金屬層176圍繞并且與N型功函數(shù)金屬層176直接接觸。提供柵極功能的尾部154被P型功函數(shù)金屬層170和N型功函數(shù)金屬層176兩者圍繞并且與N型功函數(shù)金屬層170直接接觸。

柵電極150具有頭部152和尾部154，該頭部具有寬度W1，并且該尾部具有寬度W2。尾部154的寬度W2小于頭部152的寬度W1。比率W2/W1在從大約0.2至大約0.8的范圍內(nèi)。頭部152具有圓頂狀頂面。頭部152的隱藏在N型功函數(shù)金屬層176中的部分具有高度H1。在鰭120上面的隱藏在N型功函數(shù)金屬層176中的尾部154具有高度H2(參考圖6A)。在鰭120旁邊的或介于鰭120之間的隱藏在N型功函數(shù)金屬層176中的尾部154具有高度H3(參考圖6B)。介于鰭120之間的尾部154的高度H3大于位于鰭120上面的尾部154的高度H2。比率H2/H1在從大約0.1至大約0.3的范圍內(nèi)。比率H3/H1在從大約0.3至大約3.0的范圍內(nèi)。包括P型功函數(shù)金屬層170和N型功函數(shù)金屬層176的功函數(shù)金屬層具有頂面，并且角度θ限定在該頂面與柵極絕緣層160的側(cè)壁之間。該頂面可以是傾斜的頂面或平坦的平面。因此，介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ在從大約45°至大約90°的范圍內(nèi)。在一些實施例中，介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ在從大約60°至大約90°的范圍內(nèi)以提供穩(wěn)定的功函數(shù)?？梢酝ㄟ^選擇適當(dāng)?shù)牟牧虾凸に噮?shù)來調(diào)整介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ。

參考圖7A和圖7B，在NMOS器件中使用該實施例的FinFET器件100。該實施例與圖6A和6B之間的不同之處在于，功函數(shù)金屬層的頂面是平坦的平面，并且介于功函數(shù)金屬層170、172的頂面與柵極絕緣層160之間的角度θ為大約90°。

引入具有低高寬比的溝槽并且與具有高高寬比的溝槽重疊，以用于在形成柵電極時提高金屬填充能力。可以防止由高高寬比引起的不需要的空隙。此外，可以通過頭部來調(diào)整功函數(shù)金屬層的厚度和/或柵電極的高度，因此可以相應(yīng)地調(diào)節(jié)FinFET器件的閾值電壓。

根據(jù)本發(fā)明的一些實施例，F(xiàn)inFET器件包括襯底、形成在襯底上的鰭和橫越鰭的柵電極。柵電極包括頭部和尾部，并且尾部連接至頭部并且向襯底延伸。頭部的寬度大于尾部的寬度。

根據(jù)本發(fā)明的一些其他的實施例，F(xiàn)inFET器件包括鰭、具有第一溝槽并且橫越鰭的柵極間隔件、形成在第一溝槽中的功函數(shù)金屬層以及柵電極。功函數(shù)金屬層包括第二溝槽和第三溝槽，其中第二溝槽形成在第三溝槽上，并且第三溝槽的高寬比高于第二溝槽的高寬比。柵電極填充在第二溝槽和第三溝槽中。

根據(jù)本發(fā)明的一些其他的實施例，用于制造FinFET器件的方法，該方法包括：在襯底上形成鰭；在鰭上形成具有第一溝槽的介電層；在第一溝槽中形成功函數(shù)金屬層；在功函數(shù)層中形成第二溝槽；在功函數(shù)層中形成第三溝槽；以及在第二溝槽和第三溝槽中形成柵電極。第三溝槽形成在第二溝槽下面，并且第三溝槽的高寬比高于第二溝槽的高寬比。

根據(jù)本發(fā)明的實施例，一種FinFET器件，包括：襯底；鰭，形成在襯底上；以及柵極堆疊件，包括柵電極并且橫越鰭，柵電極包括頭部和尾部，尾部連接至頭部并且向襯底延伸，其中，頭部的寬度大于尾部的寬度。

根據(jù)本發(fā)明的實施例，柵電極具有圓頂狀截面頂面。

根據(jù)本發(fā)明的實施例，鰭旁邊的尾部的高度大于鰭上面的尾部的高度。

根據(jù)本發(fā)明的實施例，還包括：柵極間隔件，設(shè)置在襯底上并且設(shè)置在柵極堆疊件的相對側(cè)處。

根據(jù)本發(fā)明的實施例，柵極堆疊件包括：功函數(shù)金屬層，設(shè)置在柵極間隔件與柵電極之間；以及柵極絕緣層，形成在功函數(shù)金屬層與柵極間隔件之間。

根據(jù)本發(fā)明的實施例，功函數(shù)金屬層包括P型功函數(shù)金屬層和N型功函數(shù)金屬層，并且頭部被P型功函數(shù)金屬層和N型功函數(shù)金屬層圍繞。

根據(jù)本發(fā)明的實施例，尾部被P型功函數(shù)金屬層圍繞并且與P型功函數(shù)金屬層直接接觸。

根據(jù)本發(fā)明的實施例，尾部被P型功函數(shù)金屬層和N型功函數(shù)金屬層圍繞，并且尾部與N型功函數(shù)金屬層直接接觸。

根據(jù)本發(fā)明的實施例，還包括覆蓋層，覆蓋層覆蓋柵電極和功函數(shù)金屬層。

根據(jù)本發(fā)明的實施例，一種FinFET器件，包括：鰭；柵極間隔件，橫越鰭，柵極間隔件包括第一溝槽；功函數(shù)金屬層，形成在第一溝槽中，功函數(shù)金屬層包括第二溝槽和第三溝槽，其中，第二溝槽形成在第三溝槽上，并且第三溝槽的高寬比高于第二溝槽的高寬比；以及柵電極，填充在第二溝槽和第三溝槽中。

根據(jù)本發(fā)明的實施例，柵電極包括：頭部，設(shè)置在第二溝槽中；以及尾部，設(shè)置在第三溝槽中，其中，尾部的寬度小于頭部的寬度。

根據(jù)本發(fā)明的實施例，鰭上面的尾部的高度小于鰭旁邊的尾部的高度。

根據(jù)本發(fā)明的實施例，功函數(shù)金屬層具有傾斜的頂面。

根據(jù)本發(fā)明的實施例，介于功函數(shù)金屬層的頂面與柵極間隔件的側(cè)壁之間的角度在從大約45°至大約90°的范圍內(nèi)。

根據(jù)本發(fā)明的實施例，柵電極具有圓頂狀截面頂面。

根據(jù)本發(fā)明的實施例，還包括柵極絕緣層，柵極絕緣層形成在柵極間隔件與功函數(shù)金屬層之間。

根據(jù)本發(fā)明的實施例，還包括覆蓋層，覆蓋層形成在柵電極和功函數(shù)金屬層上。

根據(jù)本發(fā)明的實施例，一種用于制造FinFET器件的方法，包括：在襯底上形成鰭；在鰭上形成具有第一溝槽的介電層；在第一溝槽中形成功函數(shù)金屬層；在功函數(shù)層中形成第二溝槽；在功函數(shù)層中形成第三溝槽，其中，第三溝槽形成在第二溝槽下面，并且第三溝槽的高寬比高于第二溝槽的高寬比；以及在第二溝槽和第三溝槽中形成柵電極。

根據(jù)本發(fā)明的實施例，還包括：通過執(zhí)行干蝕刻工藝來去除柵電極和功函數(shù)層的頂部。

根據(jù)本發(fā)明的實施例，還包括：在柵電極和功函數(shù)金屬層上形成覆蓋層。

以上論述了若干實施例的部件，使得本領(lǐng)域的技術(shù)人員可以更好地理解本發(fā)明的各個方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以很容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或更改其他用于達(dá)到與本文所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點的工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這些等效結(jié)構(gòu)并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。