本申請要求2015年7月2日提交的標(biāo)題為“鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)及其形成方法”的美國臨時申請第62/188,028號的權(quán)益，其全部內(nèi)容結(jié)合于此作為參考。本申請涉及以下共同未決共同受讓的美國專利申請：2015年11月16日提交的標(biāo)題為“鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)及其形成方法”的序列號為14/942,491的申請，其全部內(nèi)容結(jié)合于此作為參考。

(申請人案卷號P20150484US00)

技術(shù)領(lǐng)域

本發(fā)明的實施例涉及集成電路器件，更具體地，涉及鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)及其形成方法。

背景技術(shù)：

半導(dǎo)體器件用于諸如個人電腦、手機、數(shù)碼相機和其它電子設(shè)備的各種電子應(yīng)用中。通常通過在半導(dǎo)體襯底上方依次沉積絕緣或介電層、導(dǎo)電層和半導(dǎo)體材料層以及使用光刻圖案化各個材料層以在材料層上形成電路組件和元件來制造半導(dǎo)體器件。通常在單個半導(dǎo)體晶圓上制造許多集成電路，并且通過沿著劃線在集成電路之間鋸切來分割晶圓上的單獨的管芯。例如，通常以多管芯模塊或其它類型的封裝分別封裝單獨的管芯。

隨著半導(dǎo)體工業(yè)在追求更高的器件密度、更好的性能和更低的成本的過程中進(jìn)入納米技術(shù)工藝節(jié)點，來自制造和設(shè)計問題的挑戰(zhàn)已經(jīng)引起了諸如鰭式場效應(yīng)晶體管(FinFET)的三維設(shè)計的發(fā)展。FinFET由從襯底延伸的薄且垂直的“鰭”(或鰭結(jié)構(gòu))制造。在這個垂直鰭中形成FinFET的溝道。在鰭上方提供柵極結(jié)構(gòu)。FinFET的優(yōu)勢可以包括減小短溝道效應(yīng)和提供更高的電流。

雖然現(xiàn)有的FinFET器件和制造FinFET器件的方法對于它們的預(yù)期目的通常已經(jīng)足夠，但是它們不是在所有方面都已完全令人滿意。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；以及柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括所述鰭結(jié)構(gòu)之上的上部和所述鰭結(jié)構(gòu)之下的下部，所述上部具有第一寬度的頂面，并且所述下部具有第二寬度的底面，并且所述第一寬度大于所述第二寬度。

本發(fā)明的另一實施例提供了一種鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括：鰭結(jié)構(gòu)，形成在襯底上方；隔離結(jié)構(gòu)，形成在所述襯底上方，其中，部分所述鰭結(jié)構(gòu)嵌入在所述隔離結(jié)構(gòu)內(nèi)；以及第一柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，部分所述第一柵極結(jié)構(gòu)形成在所述隔離結(jié)構(gòu)上方，其中，所述第一柵極結(jié)構(gòu)包括第一柵電極層，所述第一柵電極層包括所述鰭結(jié)構(gòu)之上的上部和所述鰭結(jié)構(gòu)之下的下部，所述上部具有垂直的側(cè)壁，以及所述下部具有傾斜的側(cè)壁。

本發(fā)明的又一實施例提供了一種用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，包括：在襯底上方形成鰭結(jié)構(gòu)；在所述襯底上方形成隔離結(jié)構(gòu)，其中，部分所述鰭結(jié)構(gòu)嵌入在所述隔離結(jié)構(gòu)內(nèi)；以及在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極結(jié)構(gòu)，其中，所述柵極結(jié)構(gòu)包括柵電極層，所述柵電極層包括所述鰭結(jié)構(gòu)之上的上部和所述鰭結(jié)構(gòu)之下的下部，所述上部具有第一寬度的頂面，所述下部具有第二寬度的底面，并且所述第一寬度大于所述第二寬度。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，從以下詳細(xì)描述可最佳理解本發(fā)明的各個方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的立體表示。

圖2A至圖2M示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的各個階段的截面表示。

圖3示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的頂視圖。

圖4A至圖4F示出了根據(jù)一些實施例的形成FinFET器件結(jié)構(gòu)的各個階段的截面表示。

圖4D’示出了根據(jù)本發(fā)明的一些實施例的圖4D的區(qū)域A的放大表示。

圖5A至圖5C示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的各個階段的截面表示。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實例以簡化本發(fā)明。當(dāng)然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實例。此外，本發(fā)明可在各個實例中重復(fù)參考標(biāo)號和/或字符。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

描述了實施例的一些變化。貫穿各個視圖和示例性實施例，相同的參考標(biāo)號用于指定相同的元件。應(yīng)該理解，可以在方法之前、期間和之后提供額外的操作，并且對于方法的其它實施例，可以代替或消除所描述的一些操作。

提供了用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的實施例。圖1示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的立體表示。

參照圖1，提供了襯底102。襯底102可以由硅或其它半導(dǎo)體材料制成?？蛇x地或額外地，襯底102可以包括諸如鍺的其它元素半導(dǎo)體材料。在一些實施例中，襯底102由諸如碳化硅、砷化鎵、砷化銦或磷化銦的化合物半導(dǎo)體制成。在一些實施例中，襯底102由諸如硅鍺、碳化硅鍺、磷砷化鎵或磷化鎵銦的合金半導(dǎo)體制成。在一些實施例中，襯底102包括外延層。例如，襯底102具有位于塊狀半導(dǎo)體上面的外延層。

FinFET器件結(jié)構(gòu)100也包括從襯底102延伸的一個或多個鰭結(jié)構(gòu)104(例如，Si鰭)。鰭結(jié)構(gòu)104可以可選擇地包括鍺?？梢酝ㄟ^使用諸如光刻和蝕刻工藝的合適的工藝形成鰭結(jié)構(gòu)104。在一些實施例中，使用干蝕刻或等離子體工藝從襯底102蝕刻鰭結(jié)構(gòu)104。

諸如淺溝槽隔離(STI)結(jié)構(gòu)的隔離結(jié)構(gòu)108形成為圍繞鰭結(jié)構(gòu)104。在一些實施例中，如圖1所示，鰭結(jié)構(gòu)104的下部由隔離結(jié)構(gòu)108圍繞，并且隔離結(jié)構(gòu)104的上部突出于隔離結(jié)構(gòu)108。換句話說，部分鰭結(jié)構(gòu)104嵌入在隔離結(jié)構(gòu)108內(nèi)。隔離結(jié)構(gòu)108防止了電干擾或電串?dāng)_。

FinFET器件結(jié)構(gòu)100還包括柵極堆疊結(jié)構(gòu)，該柵極堆疊結(jié)構(gòu)包括柵電極層144和柵極介電層142。在鰭結(jié)構(gòu)104的中心部分上方形成柵極堆疊結(jié)構(gòu)。在一些實施例中，在鰭結(jié)構(gòu)104上方形成多個柵極堆疊結(jié)構(gòu)。例如，覆蓋層、界面層、間隔件元件和/或其它合適的部件的許多其它的層也可以存在于柵極結(jié)構(gòu)中。

柵極介電層142可以包括諸如氧化硅、氮化硅、氮氧化硅、具有高介電常數(shù)(高k)的介電材料或它們的組合的介電材料。高k介電材料的實例包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等或它們的組合。

柵電極層144可以包括多晶硅或金屬。該金屬包括氮化鉭(TaN)、硅化鎳(NiSi)、硅化鈷(CoSi)、鉬(Mo)、銅(Cu)、鎢(W)、鋁(Al)、鈷(Co)、鋯(Zr)、鉑(Pt)或其它適用的材料?？梢栽诤髺艠O工藝(或柵極置換工藝)中形成柵電極層144。在一些實施例中，柵極堆疊結(jié)構(gòu)包括諸如界面層、覆蓋層、擴散/阻擋層或其它適用的層的額外層。

鰭結(jié)構(gòu)104包括由柵電極層144和柵極介電層142圍繞或包裹的溝道區(qū)域114。鰭結(jié)構(gòu)104可以是摻雜的以提供用于n-型FinFET(NMOS器件)或p-型FinFET(PMOS器件)的合適的溝道。鰭結(jié)構(gòu)104可以使用諸如離子注入工藝、擴散工藝、退火工藝、其它適用的工藝或它們的組合的合適的工藝摻雜。鰭結(jié)構(gòu)104包括位于源極區(qū)域112和漏極區(qū)域116之間的溝道區(qū)域114。FinFET器件100可以是包括在微處理器、存儲單元(例如，靜態(tài)隨機存取存儲器(SRAM))和/或其它集成電路中的器件。

圖2A至圖2M示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的截面表示。

參照圖2A，在襯底102上形成介電層204和硬掩模層206，并且在硬掩模層206上形成光刻膠層208。通過圖案化工藝圖案化光刻膠層208。圖案化工藝包括光刻工藝和蝕刻工藝。光刻工藝包括光刻膠涂布(例如，旋涂)、軟烘烤、掩模對準(zhǔn)、曝光、曝光后烘烤、顯影光刻膠、沖洗和干燥(例如，硬烘烤)。蝕刻工藝包括干蝕刻工藝或濕蝕刻工藝。

介電層204是襯底102和硬掩模層206之間的緩沖層。此外，當(dāng)去除硬掩模層206時，使用介電層204作為停止層。介電層204可以由氧化硅制成。硬掩模層206可以由氧化硅、氮化硅、氮氧化硅或另一適用的材料制成。在一些其它實施例中，在介電層204上形成多于一個的硬掩模層206。

通過諸如化學(xué)汽相沉積(CVD)、高密度等離子體化學(xué)汽相沉積(HDPCVD)工藝、旋涂工藝、濺射工藝或其它適用的工藝的沉積工藝形成介電層204和硬掩模層206。

根據(jù)一些實施例，如圖2B所示，在圖案化光刻膠層208之后，通過使用圖案化的光刻膠層208作為掩模來圖案化介電層204和硬掩模層206。因此，獲得了圖案化的介電層204和圖案化的硬掩模層206。之后，去除圖案化的光刻膠層208。

之后，通過使用圖案化的介電層204和圖案化的硬掩模層206作為掩模，對襯底102實施蝕刻工藝以形成鰭結(jié)構(gòu)104。蝕刻工藝可以是干蝕刻工藝或濕蝕刻工藝。蝕刻工藝可以是時控工藝，并且持續(xù)至鰭結(jié)構(gòu)104到達(dá)預(yù)定的高度。

應(yīng)該注意，鰭結(jié)構(gòu)104的數(shù)量可以根據(jù)實際應(yīng)用調(diào)整，并且不限于一個鰭結(jié)構(gòu)104。在一些實施例中，鰭結(jié)構(gòu)104的寬度從上部至下部逐漸增加。

之后，根據(jù)一些實施例，如圖2C所示，在鰭結(jié)構(gòu)104上形成介電材料107。在一些實施例中，介電材料107由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)或其它低k介電材料制成?？梢酝ㄟ^化學(xué)汽相沉積(CVD)工藝、旋涂玻璃工藝或其它適用的工藝沉積介電材料107。

之后，根據(jù)一些實施例，如圖2D所示，削薄或平坦化介電材料107以形成隔離結(jié)構(gòu)108。在一些實施例中，通過化學(xué)機械拋光(CMP)工藝削薄介電材料107。因此，暴露了鰭結(jié)構(gòu)104的頂部，并且去除了介電層204和硬掩模層206。隔離結(jié)構(gòu)108的頂面與鰭結(jié)構(gòu)104的頂面齊平。

之后，根據(jù)一些實施例，如圖2E所示，去除隔離結(jié)構(gòu)108的頂部。因此，鰭結(jié)構(gòu)104突出于隔離結(jié)構(gòu)108。換句話說，鰭結(jié)構(gòu)104的頂部高于隔離結(jié)構(gòu)108。隔離結(jié)構(gòu)108的頂部可以通過濕蝕刻工藝或干蝕刻工藝去除。剩余的隔離結(jié)構(gòu)108被看作淺溝槽隔離(STI)結(jié)構(gòu)。

之后，根據(jù)一些實施例，如圖2F所示，在鰭結(jié)構(gòu)104和隔離結(jié)構(gòu)108上方形成偽柵電極層110。

在一些實施例中，偽柵電極層110由導(dǎo)電或非導(dǎo)電材料制成。在一些實施例中，偽柵電極層110由多晶硅制成。通過諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密度等離子體CVD(HPDCVD)、金屬有機物CVD(MOCVD)或等離子體增強CVD(PECVD)的沉積工藝形成偽柵電極層110。

根據(jù)一些實施例，如圖2G所示，在形成偽柵電極層110之后，在偽柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。在第二硬掩模層212b上方形成光刻膠層214。之后，圖案化光刻膠層214以形成圖案化的光刻膠層214。圖案化的光刻膠層214用于保護下面的層免受隨后的工藝期間的蝕刻的損害。

之后，根據(jù)一些實施例，如圖2H所示，圖案化第一硬掩模層212a和第二硬掩模層212b，并且去除部分偽柵電極層110以形成偽柵極結(jié)構(gòu)110’。通過諸如濕蝕刻工藝或干蝕刻工藝的蝕刻工藝121去除部分偽柵電極層110。

偽柵極結(jié)構(gòu)110’包括鰭結(jié)構(gòu)104的頂面之上的上部110a和鰭結(jié)構(gòu)104的頂面之下的下部110b。上部110a具有垂直的側(cè)壁，以及下部110b具有傾斜的側(cè)壁。下部110b具有梯形形狀(如圖4D’所示)。

上部110a具有第一寬度W₁的頂面，并且下部110b具有第二寬度W₂的底面。下部110b具有從下部的底面至下部的頂面逐漸變細(xì)的錐形寬度。

在上部110a和下部110b之間形成了虛擬界面。虛擬界面具有第三寬度W₃。在一些實施例中，第一寬度W₁大于第二寬度W₂。在一些實施例中，第三寬度W₃小于或等于第二寬度W₂。在一些實施例中，第二寬度W₂和第三寬度W₃之間的差(ΔW＝W₂-W₃)在從約0nm至約15nm的范圍內(nèi)。如果該差(ΔW)大于15nm，則柵電極層144(如圖2M所示)可能難以填充至通過去除偽柵電極層110形成的溝槽138(如圖2L所示)。如果該差小于0nm，則可能難以形成源極/漏極(S/D)結(jié)構(gòu)116(如圖2J所示)。

虛擬界面用于限定兩部分并且在上部110a和下部110b之間沒有形成真實的界面。該界面可以看作是上部110a的底面。此外，該界面可以看作是下部110b的頂面。在一些實施例中，虛擬界面與鰭結(jié)構(gòu)104的頂面基本齊平。

如果偽柵極結(jié)構(gòu)110’的上部具有在水平方向上延伸的部分，則當(dāng)偽柵極結(jié)構(gòu)110’由柵極結(jié)構(gòu)代替時，柵極結(jié)構(gòu)可以突出。突出的柵極結(jié)構(gòu)可以與鄰近于突出的柵極結(jié)構(gòu)形成的接觸結(jié)構(gòu)接觸。因此，可能產(chǎn)生電短路問題。更具體地，柵電極層144的突出問題可能降低FinFET器件結(jié)構(gòu)100的性能。

襯底102是部分晶圓。在一些實施例中，該晶圓包括中心區(qū)域和邊緣區(qū)域，并且與中心區(qū)域相比，在晶圓的邊緣區(qū)域中加劇了突出問題。因此，應(yīng)該良好地控制邊緣區(qū)域中的蝕刻氣體。

如圖2H所示，為了解決突出問題，蝕刻偽柵極結(jié)構(gòu)110’以形成垂直的上部110a和位于鰭結(jié)構(gòu)104之下的有凹口的下部110b。換句話說，偽柵極結(jié)構(gòu)110’的有凹口的下部110b具有凹進(jìn)的側(cè)壁部分。

上部110a具有第一高度H₁，并且下部110b具有第二高度H₂。在一些實施例中，第一高度H₁大于第二高度H₂。

根據(jù)一些實施例，如圖2I所示，在形成偽柵極結(jié)構(gòu)110’之后，在偽柵極結(jié)構(gòu)110’的相對側(cè)壁上形成間隔件212。在一些實施例中，間隔件212由氮化硅、碳化硅、氮氧化硅、硅碳、氧化硅、硅氫、其它適用的材料或它們的組合制成。

之后，根據(jù)一些實施例，如圖2J所示，去除鰭結(jié)構(gòu)104的頂部以形成凹槽(未示出)，并且在凹槽中形成源極/漏極(S/D)結(jié)構(gòu)116。

在一些實施例中，S/D結(jié)構(gòu)116是應(yīng)變的源極/漏極結(jié)構(gòu)。在一些實施例中，通過外延(epi)工藝在鰭結(jié)構(gòu)104的凹槽中生長應(yīng)變材料形成S/D結(jié)構(gòu)116。此外，應(yīng)變材料的晶格常數(shù)與襯底102的晶格常數(shù)不同。

在一些實施例中，源極/漏極結(jié)構(gòu)116包括Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP或它們的組合。外延工藝可以包括選擇性外延生長(SEG)工藝、CVD沉積技術(shù)(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其它合適的外延工藝。

在一些實施例中，在形成S/D結(jié)構(gòu)116之后，在S/D結(jié)構(gòu)116和偽柵極結(jié)構(gòu)110’上形成接觸蝕刻停止層(CESL)(未示出)。在一些實施例中，接觸蝕刻停止層由氮化硅、氮氧化硅和/或其它適用的材料制成?？梢酝ㄟ^等離子體增強CVD、低壓CVD、ALD或其它適用的工藝形成接觸蝕刻停止層。

之后，根據(jù)一些實施例，如圖2K所示，在襯底102上方的鰭結(jié)構(gòu)104上方形成層間介電(ILD)材料。在一些實施例中，層間介電(ILD)材料形成在隔離結(jié)構(gòu)108上方并且之后平坦化以形成ILD結(jié)構(gòu)136。

根據(jù)一些實施例，如圖2L所示，在形成ILD結(jié)構(gòu)136之后，通過在ILD結(jié)構(gòu)136中形成溝槽138去除偽柵極結(jié)構(gòu)110’。通過實施蝕刻工藝去除偽柵極結(jié)構(gòu)110’。應(yīng)該注意，沒有去除鰭結(jié)構(gòu)104，并且因此鰭結(jié)構(gòu)104的中間部分由溝槽138暴露。

根據(jù)一些實施例，如圖2M所示，在形成溝槽138之后，在溝槽138中依次形成柵極介電層142和柵電極層144。因此，獲得了包括柵極介電層142和柵電極層144的柵極結(jié)構(gòu)146。

柵極介電層142具有高于鰭結(jié)構(gòu)104的頂面的上部和低于鰭結(jié)構(gòu)104的頂面的下部。

在一些實施例中，柵極介電層142由高k介電材料制成。高k介電材料可以包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿硅、氮氧化鉿硅、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯等。

柵電極層144具有高于鰭結(jié)構(gòu)104的頂面的上部和低于鰭結(jié)構(gòu)104的頂面的下部。柵電極層144的上部具有恒定的寬度，以及柵電極層144的下部具有變化的寬度。

在一些實施例中，柵電極層144由金屬材料制成。金屬材料可以包括N功函金屬或P功函金屬。N功函金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭硅(TaSiN)、錳(Mn)、鋯(Zr)或它們的組合。P功函金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或它們的組合。

如圖2M所示，柵電極層144具有上部144a和下部144b。上部144a具有垂直的側(cè)壁，以及下部144b具有傾斜的側(cè)壁。下部144b具有從下部144b的底面至下部144b的頂面逐漸變細(xì)的錐形寬度。應(yīng)該注意，柵電極層144的上部144a具有垂直的側(cè)壁以防止突出部分的產(chǎn)生。因此，改進(jìn)了FinFET結(jié)構(gòu)100的性能。

柵電極層144的上部144a具有第一高度，以及柵電極層144的下部144b具有第二高度。第一高度大于第二高度以在鰭結(jié)構(gòu)104之上填充更多金屬材料。

上部144a具有第一寬度的頂面，并且下部144b具有第二寬度的底面。第一寬度大于第二寬度。應(yīng)該注意，當(dāng)?shù)谝粚挾却笥诘诙挾葧r，防止了漏致勢壘降低(DIBL)效應(yīng)的產(chǎn)生。此外，當(dāng)?shù)谝粚挾却笥诘诙挾葧r，防止了擊穿電壓(Vbd)的拖尾問題(在電壓值的更寬范圍傳播Vbd)的產(chǎn)生。

圖3示出了根據(jù)本發(fā)明的一些實施例的鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的頂視圖。FinFET器件結(jié)構(gòu)100包括多個鰭結(jié)構(gòu)104和多個柵極結(jié)構(gòu)110。柵極結(jié)構(gòu)110橫越在鰭結(jié)構(gòu)104上方。FinFET器件結(jié)構(gòu)100由隔離結(jié)構(gòu)108圍繞。

如圖3所示，鰭結(jié)構(gòu)104可以基本彼此平行。柵極結(jié)構(gòu)110也可以彼此平行并且基本垂直于鰭結(jié)構(gòu)104。在一些實施例中，當(dāng)從頂視圖看時，柵極結(jié)構(gòu)110也稱為柵電極線。

在第一鰭結(jié)構(gòu)104a上方形成第一柵極晶體管300a和第二柵極晶體管300b。在第二鰭結(jié)構(gòu)104b上方形成第三柵極晶體管300c和第四柵極晶體管300d。

圖4A至圖4F示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的截面表示。圖4A至圖4F示出了沿著圖3的AA’線的截面表示。

參照圖4A，在第一鰭結(jié)構(gòu)104a、第二鰭結(jié)構(gòu)104b和隔離結(jié)構(gòu)108上方形成柵電極層110。隔離結(jié)構(gòu)108的頂面低于鰭結(jié)構(gòu)104a、104b的頂面。之后，在柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。

根據(jù)本發(fā)明的一些實施例，如圖4B所示，在形成第二硬掩模層212b之后，在第二硬掩模層212b上方形成光刻膠層214。之后，圖案化光刻膠層214。

根據(jù)本發(fā)明的一些實施例，如圖4C所示，在圖案化光刻膠層214之后，圖案化部分第一硬掩模層212a和部分第二硬掩模層212b以形成溝槽352。

根據(jù)本發(fā)明的一些實施例，如圖4D所示，在形成溝槽352之后，通過使用第一硬掩模層212a和第二硬掩模層212b作為掩模來圖案化部分柵電極層110。因此，在鰭結(jié)構(gòu)104之上和柵電極層110中形成第一溝槽354。在隔離結(jié)構(gòu)108之上和柵電極層110中形成第二溝槽356。

通過蝕刻工藝121去除部分柵電極層110。在一些實施例中，蝕刻工藝是等離子體工藝。等離子體工藝包括使用諸如HBr的蝕刻氣體。在一些實施例中，氦(He)氣和氧(O₂)氣也用于等離子體工藝中。蝕刻工藝中的蝕刻氣體的流量在從約700sccm至約1000sccm的范圍內(nèi)。如果流量小于700sccm，則蝕刻選擇性差。如果流量大于1000sccm，則可能難以控制蝕刻速率。

在一些實施例中，在從約350瓦至約1500瓦的范圍內(nèi)的功率下實施等離子體工藝。如果功率小于350W，則蝕刻選擇性差。如果功率大于1500W，則可能難以控制蝕刻速率。在一些實施例中，在從約10托至約100托的范圍內(nèi)的壓力下實施等離子體工藝。如果壓力小于10托，則蝕刻選擇性差。如果壓力大于100托，則可能難以控制蝕刻速率。

應(yīng)該注意，襯底102是部分晶圓，并且該晶圓包括中心區(qū)域和邊緣區(qū)域。與晶圓的中心區(qū)域相比，更難以控制晶圓的邊緣區(qū)域中的第二寬度W₂的尺寸。在一些實施例中，為了使第二寬度W₂大于或等于第三寬度W₃，邊緣區(qū)域中的蝕刻氣體的量和整個區(qū)域中的蝕刻氣體的量的體積比在從約10％至約50％的范圍內(nèi)。如果蝕刻氣體的體積比小于10％或大于50％，則可能增加中心區(qū)域和邊緣區(qū)域之間的負(fù)載效應(yīng)，并且因此難以控制第一寬度W₁或第二寬度W₂的尺寸。

圖4D’示出了根據(jù)本發(fā)明的一些實施例的圖4D的區(qū)域A的放大表示。如圖4D’所示，柵電極層110包括上部110a和下部110b。上部110a位于高于鰭結(jié)構(gòu)104a、104b的頂面的位置處。下部110b位于低于鰭結(jié)構(gòu)104a、104b的頂面的位置處。柵電極層110的上部110a具有垂直的側(cè)壁以及柵電極層110的下部110b具有傾斜的側(cè)壁。

在上部110a和下部110b之間形成界面。該界面不是真實的邊界并且用于限定柵電極層110的形狀。該界面可以看作是上部110a的底面。此外，該界面可以看作是下部110b的頂面。

上部110a具有均勻的寬度，以及下部110b具有變化的寬度。上部110a具有第一寬度W₁，界面具有第三寬度W₃。下部110b的底面具有第二寬度W₂。在一些實施例中，第一寬度W₁大于第二寬度W₂，并且第二寬度W₂大于第三寬度W₃。在一些實施例中，第二寬度W₂和第三寬度W₃之間的差(ΔW＝W₂-W₃)在從約0nm至約15nm的范圍內(nèi)。如果該差(ΔW)大于15nm，則柵電極層144可能難以填充至通過去除偽柵電極層110形成的溝槽138(如圖2L所示)。如果該差小于0nm，則可能難以形成源極/漏極(S/D)結(jié)構(gòu)116。

之后，去除第一硬掩模層212a和第二硬掩模層212b，并且在柵電極層110的相對側(cè)壁上形成間隔件212。下一步，根據(jù)本發(fā)明的一些實施例，如圖4E所示，介電材料填充至溝槽354、356中和作為掩模的柵電極層110上。

在填充介電材料之后，通過諸如化學(xué)機械拋光(CMP)工藝的平坦化工藝去除位于溝槽354、356之外的部分介電材料。因此，形成了ILD結(jié)構(gòu)136。在兩個鄰近的柵電極層110之間形成ILD結(jié)構(gòu)136，并且ILD結(jié)構(gòu)136包括上部和下部，下部寬于上部。

之后，根據(jù)本發(fā)明的一些實施例，如圖4F所示，去除柵電極層110以形成溝槽(未示出)，并且在溝槽中依次形成柵極介電層142和柵電極144。在一些實施例中，柵極介電層142是高介電常數(shù)(高k)介電層，并且柵電極144是金屬柵電極。換句話說，在鰭結(jié)構(gòu)104上形成HK/MG堆疊結(jié)構(gòu)。

如圖4F所示，柵極介電層142和柵電極144被分為四個部分，并且分別形成第一晶體管300a、第二晶體管300b、第三晶體管300c和第四晶體管300d。每個第一晶體管300a、第二晶體管300b、第三晶體管300c和第四晶體管300d均由柵極介電層142和柵電極144構(gòu)建。ILD結(jié)構(gòu)136位于第一晶體管300a和第二晶體管300b之間。此外，ILD結(jié)構(gòu)136位于第三晶體管300c和第四晶體管300d之間。

圖5A至圖5C示出了根據(jù)本發(fā)明的一些實施例的形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的各個階段的截面表示。圖5A至圖5C示出了沿著圖3的BB’線的截面表示。

如圖5A所示，在柵電極層110上方形成第一硬掩模層212a和第二硬掩模層212b。

之后，根據(jù)本發(fā)明的一些實施例，如圖5B所示，圖案化第一硬掩模層212a和第二硬掩模層212b以形成圖案化的第一硬掩模層212a和圖案化的第二硬掩模層212b。

之后，根據(jù)本發(fā)明的一些實施例，如圖5C所示，通過使用圖案化的第一硬掩模層212a和圖案化的第二硬掩模層212b作為掩模蝕刻柵電極層110以形成上部110a和下部110b。上部110a位于鰭結(jié)構(gòu)104的頂面之上，并且下部110b位于鰭結(jié)構(gòu)104的頂面之下。上部110a具有垂直的側(cè)壁以防止突出問題的產(chǎn)生。

上部110a具有第一寬度的頂面，并且下部110b具有第二寬度的底面。第一寬度大于第二寬度。應(yīng)該注意，當(dāng)?shù)谝粚挾却笥诘诙挾葧r，防止了漏致勢壘降低(DIBL)效應(yīng)的產(chǎn)生。此外，當(dāng)?shù)谝粚挾却笥诘诙挾葧r，防止了擊穿電壓(Vbd)的拖尾問題(在電壓值的更寬范圍傳播Vbd)的產(chǎn)生。

之后，如果柵電極層110由多晶硅制成，則將去除柵電極層110并且由金屬柵電極層代替。

提供了形成半導(dǎo)體器件結(jié)構(gòu)的實施例及其形成方法。FinFET器件結(jié)構(gòu)包括在襯底上方形成的鰭結(jié)構(gòu)和在鰭結(jié)構(gòu)上方形成的柵極結(jié)構(gòu)。該柵極結(jié)構(gòu)包括上部和下部。該上部具有頂面并且該下部具有底面。該頂面寬于該底面。該上部具有垂直的側(cè)壁以防止突出問題的產(chǎn)生。因此，改進(jìn)了FinFET器件結(jié)構(gòu)的性能和可靠性。

在一些實施例中，提供了鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)。該鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)包括在襯底上方形成的鰭結(jié)構(gòu)和橫越在鰭結(jié)構(gòu)上方的柵極結(jié)構(gòu)。該柵極結(jié)構(gòu)包括柵電極層，該柵電極層包括鰭結(jié)構(gòu)之上的上部和鰭結(jié)構(gòu)之下的下部，該上部具有第一寬度的頂面，并且該下部具有第二寬度的底面，并且第一寬度大于第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，在所述上部和所述下部之間形成虛擬界面，并且所述虛擬界面具有第三寬度，并且所述第三寬度小于或等于所述第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述虛擬界面與所述鰭結(jié)構(gòu)的頂面基本齊平。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述柵電極層的所述上部具有垂直的側(cè)壁。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述柵電極層的所述下部具有梯形形狀。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述柵電極層的所述上部具有第一高度，并且所述柵電極層的所述下部具有第二高度，并且所述第一高度大于所述第二高度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：隔離結(jié)構(gòu)，形成在所述襯底上方，其中，部分所述柵極結(jié)構(gòu)形成在所述隔離結(jié)構(gòu)上方。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述下部具有從所述下部的所述底面至所述下部的頂面逐漸變細(xì)的錐形寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述柵電極層的所述下部具有傾斜的側(cè)壁。

在一些實施例中，提供了鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)。該鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)包括在襯底上方形成的鰭結(jié)構(gòu)和在襯底上方形成的隔離結(jié)構(gòu)。部分鰭結(jié)構(gòu)嵌入在隔離結(jié)構(gòu)內(nèi)。該鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)也包括橫越在鰭結(jié)構(gòu)上方的第一柵極結(jié)構(gòu)，并且在隔離結(jié)構(gòu)上方形成了部分第一柵極結(jié)構(gòu)。第一柵極結(jié)構(gòu)包括柵電極層，該柵電極層包括鰭結(jié)構(gòu)之上的上部和鰭結(jié)構(gòu)之下的下部，該上部具有垂直的側(cè)壁，以及該下部具有傾斜的側(cè)壁。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述第一柵電極層的所述上部具有第一高度，并且所述第一柵電極層的所述下部具有第二高度，并且所述第一高度大于所述第二高度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述上部具有第一寬度的頂面，并且所述下部具有第二寬度的底面，并且所述第一寬度大于所述第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，其中，所述上部具有第一寬度的頂面，并且所述下部具有第二寬度的底面，并且所述第一寬度大于所述第二寬度，在所述上部和所述下部之間形成虛擬界面，并且所述虛擬界面具有第三寬度，并且所述第三寬度小于或等于所述第二寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：第二柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，部分所述第二柵極結(jié)構(gòu)形成在所述隔離結(jié)構(gòu)上方；以及層間介電(ILD)結(jié)構(gòu)，形成在所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間，其中，所述ILD結(jié)構(gòu)包括上部和下部，并且所述下部寬于所述上部。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：第二柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，部分所述第二柵極結(jié)構(gòu)形成在所述隔離結(jié)構(gòu)上方；以及層間介電(ILD)結(jié)構(gòu)，形成在所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間，其中，所述ILD結(jié)構(gòu)包括上部和下部，并且所述下部寬于所述上部，其中，所述ILD結(jié)構(gòu)的所述上部具有恒定的寬度，以及所述ILD結(jié)構(gòu)的所述下部具有變化的寬度。

在上述鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)中，還包括：第二柵極結(jié)構(gòu)，橫越在所述鰭結(jié)構(gòu)上方，其中，部分所述第二柵極結(jié)構(gòu)形成在所述隔離結(jié)構(gòu)上方；以及層間介電(ILD)結(jié)構(gòu)，形成在所述第一柵極結(jié)構(gòu)和所述第二柵極結(jié)構(gòu)之間，其中，所述ILD結(jié)構(gòu)包括上部和下部，并且所述下部寬于所述上部，其中，所述ILD結(jié)構(gòu)的所述上部具有恒定的寬度，以及所述ILD結(jié)構(gòu)的所述下部具有變化的寬度，所述ILD結(jié)構(gòu)的所述下部具有從所述下部的頂面至所述下部的底面逐漸變細(xì)的傾斜的側(cè)壁。

在一些實施例中，提供了用于形成鰭式場效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法。該方法包括在襯底上方形成鰭結(jié)構(gòu)以及在襯底上方形成隔離結(jié)構(gòu)。部分鰭結(jié)構(gòu)嵌入在隔離結(jié)構(gòu)內(nèi)。該方法包括在鰭結(jié)構(gòu)和隔離結(jié)構(gòu)上方形成柵極結(jié)構(gòu)，并且該柵極結(jié)構(gòu)包括柵電極層，該柵電極層包括鰭結(jié)構(gòu)之上的上部和鰭結(jié)構(gòu)之下的下部。該上部具有第一寬度的頂面，并且該下部具有第二寬度的底面，并且第一寬度大于第二寬度。

在上述方法中，其中，在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成所述柵極結(jié)構(gòu)包括：在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極材料；在所述柵極材料上方形成硬掩模層；圖案化所述硬掩模層；通過使用所述硬掩模層作為掩模蝕刻所述柵極材料以形成所述柵極結(jié)構(gòu)。

在上述方法中，其中，在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成所述柵極結(jié)構(gòu)包括：在所述鰭結(jié)構(gòu)和所述隔離結(jié)構(gòu)上方形成柵極材料；在所述柵極材料上方形成硬掩模層；圖案化所述硬掩模層；通過使用所述硬掩模層作為掩模蝕刻所述柵極材料以形成所述柵極結(jié)構(gòu)，蝕刻所述柵極材料包括使用蝕刻工藝，并且在約10托至約100托的范圍內(nèi)的壓力下實施所述蝕刻工藝。

在上述方法中，其中，還包括：在所述襯底上方并且鄰近于所述柵極結(jié)構(gòu)形成層間介電(ILD)結(jié)構(gòu)；去除所述柵極結(jié)構(gòu)以在所述ILD結(jié)構(gòu)中形成溝槽；以及在所述溝槽中填充柵極介電層和柵電極層。

上面概述了若干實施例的特征，使得本領(lǐng)域人員可以更好地理解本發(fā)明的方面。本領(lǐng)域人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實施與本人所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。