本發(fā)明涉及半導體領(lǐng)域，尤其涉及一種半導體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

集成電路尤其超大規(guī)模集成電路的主要半導體器件是金屬-氧化物-半導體場效應管(mos晶體管)。隨著集成電路制作技術(shù)的不斷發(fā)展，半導體器件技術(shù)節(jié)點不斷減小，半導體器件的幾何尺寸遵循摩爾定律不斷縮小。當半導體器件尺寸減小到一定程度時，各種因為半導體器件的物理極限所帶來的二級效應相繼出現(xiàn)，半導體器件的特征尺寸按比例縮小變得越來越困難。其中，在半導體制作領(lǐng)域，最具挑戰(zhàn)性的是如何解決半導體器件漏電流大的問題。半導體器件的漏電流大，主要是由傳統(tǒng)柵介質(zhì)層厚度不斷減小所引起的。

當前提出的解決方法是，采用高k柵介質(zhì)材料代替?zhèn)鹘y(tǒng)的二氧化硅柵介質(zhì)材料，并使用金屬作為柵電極，以避免高k材料與傳統(tǒng)柵電極材料發(fā)生費米能級釘扎效應以及硼滲透效應。高k金屬柵的引入，減小了半導體器件的漏電流。

盡管高k金屬柵極的引入能夠在一定程度上改善半導體器件的電學性能，但是現(xiàn)有技術(shù)形成的半導體器件的電學性能仍有待提高。

技術(shù)實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結(jié)構(gòu)及其制造方法，優(yōu)化半導體器件的電學性能。

為解決上述問題，本發(fā)明提供一種半導體結(jié)構(gòu)的制造方法，包括：提供基底，所述基底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域用于形成不同類型的晶體管；在所述基底上形成層間介質(zhì)層；在所述第一區(qū)域的層間介質(zhì)層中形成露出基底的第一開口，在所述第二區(qū)域的層間介質(zhì)層中形成露出基底的第二開口；在所述第一開口底部和側(cè)壁以及第二開口底部和側(cè)壁上形成柵介質(zhì)層；在所述第二區(qū)域的柵介質(zhì)層上形成第二功函數(shù)層；對所述 第二功函數(shù)層進行表面處理，將部分厚度的第二功函數(shù)層轉(zhuǎn)化為阻擋層；在所述第一區(qū)域的柵介質(zhì)層和第二區(qū)域的阻擋層上形成第一功函數(shù)層；形成填充所述第一開口和第二開口的金屬層；所述第一開口內(nèi)的柵介質(zhì)層、第一功函數(shù)層和金屬層用于構(gòu)成第一柵極結(jié)構(gòu)，所述第二開口內(nèi)的柵介質(zhì)層、第二功函數(shù)層、阻擋層、第一功函數(shù)層和金屬層用于構(gòu)成第二柵極結(jié)構(gòu)。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點：

本發(fā)明通過將部分厚度的第二功函數(shù)層轉(zhuǎn)化為阻擋層，后續(xù)形成第一功函數(shù)層時，所述阻擋層可以避免所述第一功函數(shù)層中的金屬離子擴散進所述第二功函數(shù)層中；此外，所述阻擋層由所述第二功函數(shù)層轉(zhuǎn)化而成，未引入額外的膜層，因此可以避免因引入額外膜層而導致第二開口縱寬比增加的問題，從而可以減小向所述第二開口內(nèi)填充金屬層的工藝難度，避免所述第二開口內(nèi)的金屬層因第二開口的縱寬比增加而出現(xiàn)空洞，且所述阻擋層的材料可以作為第二功函數(shù)層的材料，具有較好的工藝兼容性，可以避免對所述第二功函數(shù)層的性能造成不良影響，進而可以優(yōu)化半導體器件的電學性能。

可選方案中，形成所述阻擋層后，可以去除所述預備層，因此可以避免因引入所述預備層而對半導體器件的電學性能產(chǎn)生不良影響。

可選方案中，形成阻擋層的步驟中，所述無定形硅膜還用于作為圖形化所述圖形材料層的刻蝕停止層，用于避免在圖形化所述圖形材料層的刻蝕工藝中所述第一區(qū)域的柵介質(zhì)層受到刻蝕損耗。

附圖說明

圖1至圖5是現(xiàn)有技術(shù)半導體結(jié)構(gòu)的制造方法一實施例中各步驟對應結(jié)構(gòu)示意圖；

圖6至圖16是本發(fā)明半導體結(jié)構(gòu)的制造方法一實施例中各步驟對應結(jié)構(gòu)示意圖；

圖17是本發(fā)明半導體結(jié)構(gòu)一實施例的結(jié)構(gòu)示意圖。

具體實施方式

由背景技術(shù)可知，現(xiàn)有技術(shù)形成的半導體器件的電學性能有待提高。

經(jīng)研究發(fā)現(xiàn)，為了同時滿足mos晶體管中nmos晶體管和pmos晶體管改善閾值電壓(thresholdvoltage)的要求，通常采用不同的金屬材料作為nmos晶體管和pmos晶體管的金屬柵極結(jié)構(gòu)中的功函數(shù)(wf，workfunction)層材料，使得nmos晶體管和pmos晶體管具有不同的閾值電壓，其中，nmos晶體管的金屬柵極結(jié)構(gòu)中具有n型功函數(shù)層，pmos晶體管的金屬柵極結(jié)構(gòu)中具有p型功函數(shù)層。

本實施例中，以先形成pmos晶體管的功函數(shù)層后形成nmos晶體管的功函數(shù)層為例進行說明。結(jié)合參考圖1至圖5，示出了現(xiàn)有技術(shù)半導體結(jié)構(gòu)的制造方法一實施例中各步驟對應結(jié)構(gòu)示意圖。

參考圖1，提供基底100，所述基底100包括nmos區(qū)域i和pmos區(qū)域ii，所述基底100上形成有層間介質(zhì)層130，且位于nmos區(qū)域i的層間介質(zhì)層130內(nèi)具有第一開口200，所述第一開口200暴露出nmos區(qū)域i部分基底100，位于pmos區(qū)域ii的層間介質(zhì)層130內(nèi)具有第二開口210，所述第二開口210暴露出pmos區(qū)域ii部分基底100；形成覆蓋所述第一開口200底部和側(cè)壁、第二開口210底部和側(cè)壁、以及層間介質(zhì)層130頂部的柵介質(zhì)層(圖未示)。

參考圖2，在所述pmos區(qū)域ii的柵介質(zhì)層(圖未示)上形成p型功函數(shù)層124，并在所述p型功函數(shù)層124上形成阻擋層125。

具體地，形成所述p型功函數(shù)層124和阻擋層125的步驟包括：形成覆蓋所述柵介質(zhì)層的p型功函數(shù)膜；形成覆蓋所述p型功函數(shù)膜的阻擋膜；形成覆蓋所述阻擋膜的抗反射膜(圖未示)；在所述抗反射膜表面形成圖形層(圖未示)，所述圖形層暴露出所述nmos區(qū)域i的抗反射膜；以所述圖形層為掩膜，刻蝕去除所述nmos區(qū)域i的抗反射膜，直至露出所述nmos區(qū)域i的阻擋膜，形成圖形化的抗反射層(圖未示)；以所述圖形層和抗反射層為掩膜，刻蝕去除所述nmos區(qū)域i的阻擋膜和p型功函數(shù)膜，刻蝕后位于所述pmos區(qū)域ii的p型功函數(shù)膜為p型功函數(shù)層124，刻蝕后位于所述pmos區(qū)域ii的阻擋膜為阻擋層125。

其中，所述阻擋膜用于作為去除所述nmos區(qū)域i的抗反射膜時的刻蝕 停止層，避免所述刻蝕工藝對所述nmos區(qū)域i的柵介質(zhì)層造成損傷。

參考圖3，在所述nmos區(qū)域i的柵介質(zhì)層(圖未示)和pmos區(qū)域ii的阻擋層125上形成n型功函數(shù)層115。

所述阻擋層125可以防止所述n型功函數(shù)層115中的金屬離子擴散進所述p型功函數(shù)層124內(nèi)。

參考圖4，形成填充所述第一開口200(如圖3所示)和第二開口210(如圖3所示)的金屬層220。

參考圖5，去除高于所述層間介質(zhì)層130頂部的金屬層220(如圖4所示)，在第一開口200(如圖3所示)內(nèi)形成第一金屬層116，在第二開口210(如圖3所示)內(nèi)形成第二金屬層126。

具體地，去除高于所述層間介質(zhì)層130的金屬層220的步驟中，還去除高于所述層間介質(zhì)層130頂部的n型功函數(shù)層115、阻擋層125和p型功函數(shù)層124；所述nmos區(qū)域i的柵介質(zhì)層(圖未示)、n型功函數(shù)層115和第一金屬層116用于構(gòu)成n型柵極結(jié)構(gòu)119，所述pmos區(qū)域ii的柵介質(zhì)層(圖未示)、p型功函數(shù)層124、阻擋層125、n型功函數(shù)層115和第二金屬層126用于構(gòu)成p型柵極結(jié)構(gòu)129。

但是，為了保證所述阻擋層125防止金屬離子擴散的能力，所述阻擋層125的厚度較厚。因此，所述阻擋層125使得所述第二開口210(如圖3所示)的縱寬比增加，向所述第二開口210內(nèi)填充金屬層220(如圖4所示)的工藝難度增加，從而使得所述第二開口210內(nèi)的金屬層220中容易出現(xiàn)空洞，且過厚的阻擋層125還容易導致所述p型功函數(shù)層124的性能變差，進而造成形成的半導體器件的電學性能低下。

為了解決所述技術(shù)問題，本發(fā)明提供一種半導體結(jié)構(gòu)的制造方法，包括：提供基底，所述基底包括第一區(qū)域和第二區(qū)域，所述第一區(qū)域和第二區(qū)域用于形成不同類型的晶體管；在所述基底上形成層間介質(zhì)層；在所述第一區(qū)域的層間介質(zhì)層中形成露出基底的第一開口，在所述第二區(qū)域的層間介質(zhì)層中形成露出基底的第二開口；在所述第一開口底部和側(cè)壁以及第二開口底部和側(cè)壁上形成柵介質(zhì)層；在所述第二區(qū)域的柵介質(zhì)層上形成第二功函數(shù)層；對 所述第二功函數(shù)層進行表面處理，將部分厚度的第二功函數(shù)層轉(zhuǎn)化為阻擋層；在所述第一區(qū)域的柵介質(zhì)層和第二區(qū)域的阻擋層上形成第一功函數(shù)層；形成填充所述第一開口和第二開口的金屬層；所述第一開口內(nèi)的柵介質(zhì)層、第一功函數(shù)層和金屬層用于構(gòu)成第一柵極結(jié)構(gòu)，所述第二開口內(nèi)的柵介質(zhì)層、第二功函數(shù)層、阻擋層、第一功函數(shù)層和金屬層用于構(gòu)成第二柵極結(jié)構(gòu)。

本發(fā)明通過將部分厚度的第二功函數(shù)層轉(zhuǎn)化為阻擋層，后續(xù)形成第一功函數(shù)層時，所述阻擋層可以避免所述第一功函數(shù)層中的金屬離子擴散進所述第二功函數(shù)層中；此外，所述阻擋層由所述第二功函數(shù)層轉(zhuǎn)化而成，未引入額外的膜層，因此可以避免因引入額外膜層而導致第二開口縱寬比增加的問題，從而可以減小向所述第二開口內(nèi)填充金屬層的工藝難度，避免所述第二開口內(nèi)的金屬層因第二開口的縱寬比增加而出現(xiàn)空洞，且所述阻擋層的材料可以作為第二功函數(shù)層的材料，具有較好的工藝兼容性，可以避免對所述第二功函數(shù)層的性能造成不良影響，進而可以優(yōu)化半導體器件的電學性能。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施例做詳細的說明。

圖6至圖16是本發(fā)明半導體結(jié)構(gòu)的制造方法一實施例中各步驟對應結(jié)構(gòu)示意圖。

結(jié)合參考圖6，提供基底(未標示)，所述基底包括第一區(qū)域ⅰ和第二區(qū)域ⅱ，所述第一區(qū)域ⅰ和第二區(qū)域ⅱ用于形成不同類型的晶體管。

本實施例中，所述半導體結(jié)構(gòu)用于形成鰭式場效應管晶體管(finfet)。

具體地，提供所述基底的包括：提供襯底400以及位于所述襯底400上的鰭部(未標示)，所述襯底400包括第一區(qū)域i和第二區(qū)域ii，位于所述第一區(qū)域i襯底400上的鰭部為第一鰭部410，位于所述第二區(qū)域ii襯底400上的鰭部為第二鰭部420；在相鄰所述鰭部之間的襯底400上形成隔離結(jié)構(gòu)402，所述隔離結(jié)構(gòu)402覆蓋所述鰭部的部分側(cè)壁，且所述隔離結(jié)構(gòu)402頂部低于所述鰭部頂部；在所述第一鰭部410表面形成第一偽柵結(jié)構(gòu)(未標示)，在所述第二鰭部420表面形成第二偽柵結(jié)構(gòu)(未標示)，其中，所述第一偽柵結(jié)構(gòu)包括柵氧化層411和第一偽柵電極層413，所述第二偽柵結(jié)構(gòu)包括偽柵氧化層 421和第二偽柵電極層423；在所述第一偽柵結(jié)構(gòu)兩側(cè)的第一鰭部410內(nèi)形成第一區(qū)域源區(qū)或漏區(qū)416，在所述第二偽柵結(jié)構(gòu)兩側(cè)的第二鰭部420內(nèi)形成第二區(qū)域源區(qū)或漏區(qū)426。

所述襯底400的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底400還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯底400為硅襯底，所述鰭部的材料為硅。

所述第一區(qū)域ⅰ和第二區(qū)域ⅱ用于形成不同類型的晶體管。所述第一區(qū)域i為nmos區(qū)域或pmos區(qū)域，所述第二區(qū)域ii為nmos區(qū)域或pmos區(qū)域；所述第一區(qū)域i和第二區(qū)域i可以為相鄰或間隔。

本實施例中，所述第一區(qū)域ⅰ為nmos區(qū)域，用于形成n型晶體管，所述第二區(qū)域ⅱ為pmos區(qū)域，用于形成p型晶體管。

所述隔離結(jié)構(gòu)402作為半導體結(jié)構(gòu)的隔離結(jié)構(gòu)，用于對相鄰器件之間起到隔離作用，所述隔離結(jié)構(gòu)402的材料可以為氧化硅、氮化硅或氮氧化硅。本實施例中，所述隔離結(jié)構(gòu)402的材料為氧化硅。

所述第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)為后續(xù)形成的第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)占據(jù)空間位置。所述柵氧化層411和偽柵氧化層421的材料為氧化硅。所述第一偽柵電極層413和第二偽柵電極層423的材料可以為多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本實施例中，所述第一偽柵電極層413和第二偽柵電極層423的材料為多晶硅。

所述述第一區(qū)域源區(qū)或漏區(qū)416與第二區(qū)域源區(qū)或漏區(qū)426的摻雜離子類型不同。本實施例中，所述第一區(qū)域源區(qū)或漏區(qū)416的摻雜離子為n型離子，例如為p、as或sb；所述第二區(qū)域源區(qū)或漏區(qū)426的摻雜離子為p型離子，例如為b、ga或in。

繼續(xù)參考圖6，在所述基底上形成層間介質(zhì)層460。

本實施例中，所述層間介質(zhì)層460與所述第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)齊平并露出所述第一偽柵電極層413和第二偽柵電極層423。

本實施例中，所述層間介質(zhì)層460為疊層結(jié)構(gòu)，包括位于所述基底上的第一介質(zhì)層440，以及位于所述第一介質(zhì)層440上的第二介質(zhì)層450。

所述第一介質(zhì)層440和所述第二介質(zhì)層450的材料為絕緣材料，例如為氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本實施例中，所述第一介質(zhì)層440和所述第二介質(zhì)層450的材料為氧化硅。其中，由于形成工藝不同，所述第二介質(zhì)層450的致密度大于所述第一介質(zhì)層440的致密度，從而在形成所述第二介質(zhì)層450的平坦化工藝過程中，可以更好地提高所述第二介質(zhì)層450的表面平坦度。

需要說明的是，在形成所述層間介質(zhì)層460之前，還包括：在所基底上形成刻蝕阻擋層403，所述刻蝕阻擋層403還覆蓋所述第一偽柵結(jié)構(gòu)和第二偽柵結(jié)構(gòu)。所述刻蝕阻擋層403用于作為后續(xù)接觸孔刻蝕工藝中的刻蝕停止層，且作為形成所述層間介質(zhì)層460時平坦化工藝的停止位置。本實施例中，所述刻蝕阻擋層403的材料為氮化硅。

還需要說明的是，在形成所述第二介質(zhì)層450的平坦化工藝過程中，去除位于所述第一偽柵電極層413頂部和第二偽柵電極層423頂部的刻蝕阻擋層403。

參考圖7，在所述第一區(qū)域ⅰ的層間介質(zhì)層460中形成露出基底的第一開口600，在所述第二區(qū)域ⅱ的層間介質(zhì)層460中形成露出基底的第二開口610。

具體地，形成所述第一開口600和第二開口610的步驟包括：去除所述第一偽柵電極層413(如圖6所示)，在所述第一區(qū)域ⅰ的層間介質(zhì)層460內(nèi)形成第一開口600，所述第一開口600暴露出部分柵氧化層411；去除所述第二偽柵電極層423(如圖6所示)，在所述第二區(qū)域ⅱ的層間介質(zhì)層460內(nèi)形成第二開口610，所述第二開口610暴露出部分偽柵氧化層421。

結(jié)合參考圖8，需要說明的是，所述制造方法還包括：形成所述第一開口600(如圖7所示)和第二開口610后，在所述第一開口600內(nèi)填充圖形層500，所述圖形層500暴露出所述第二區(qū)域ⅱ的層間介質(zhì)層460和偽柵氧化層421；以所述圖形層500為掩膜，刻蝕去除所述第二開口610底部的偽柵氧化層421(如圖7所示)，使所述第二開口610暴露出部分第二鰭部420；去除所述圖 形層500。

參考圖9，在所述第一開口600底部和側(cè)壁以及第二開口610底部和側(cè)壁上形成柵介質(zhì)層470。

本實施例中，所述柵介質(zhì)層470還覆蓋所述層間介質(zhì)層460頂部。

所述柵介質(zhì)層470的材料為高k柵介質(zhì)材料，其中，高k柵介質(zhì)材料指的是，相對介電常數(shù)大于氧化硅相對介電常數(shù)的柵介質(zhì)材料，高k柵介質(zhì)材料可以為hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本實施例中，所述柵介質(zhì)層470的材料為hfo2。

需要說明的是，為了形成所述柵介質(zhì)層470提供良好的界面基礎(chǔ)，從而提高柵介質(zhì)層470的質(zhì)量，減小所述柵介質(zhì)層470與基底之間的界面態(tài)密度，且避免所述柵介質(zhì)層470與基底直接接觸造成的不良影響，所述制造方法還包括：形成所述柵介質(zhì)層470之前，在所述第一開口600底部的柵氧化層411上形成第一界面層417，在所述第二開口610底部的第二鰭部420上形成第二界面層427。相應的，形成所述柵介質(zhì)層470的步驟中，在所述第一界面層417上、第一開口600側(cè)壁、第二界面層427上以及第二開口610側(cè)壁形成所述柵介質(zhì)層470。

結(jié)合參考圖10和圖11，在所述第二區(qū)域ⅱ的柵介質(zhì)層470上形成第二功函數(shù)層428(如圖11所示)。

所述第二功函數(shù)層428用于調(diào)節(jié)晶體管的閾值電壓，所述第二功函數(shù)層428的材料可以為n型功函數(shù)材料或p型功函數(shù)材料。

本實施例中，所述第二區(qū)域ⅱ為pmos區(qū)域，相應的，所述第二功函數(shù)層428用于調(diào)節(jié)p型晶體管的閾值電壓，所述第二功函數(shù)層428的材料為p型功函數(shù)材料。所述第二功函數(shù)層428的材料功函數(shù)范圍為5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第二功函數(shù)層428的材料為tin、tan、tasin、taaln或tialn中的一種或幾種。采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述第二功函數(shù)層428。

需要說明的是，形成第二功函層428的步驟還包括：形成位于所述第二功函數(shù)層428上的預備層429(如圖11所示)。

所述預備層429用于在后續(xù)工藝中與所述第二功函層428進行反應，將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層，其中，所述阻擋層用于在后續(xù)工藝中保護所述第二功函數(shù)層428，防止后續(xù)形成的nmos區(qū)域的功函數(shù)層中的金屬離子擴散進所述第二功函數(shù)層428內(nèi)。

具體地，在所述第二區(qū)域ⅱ的柵介質(zhì)層470上形成第二功函數(shù)層428的步驟包括：形成覆蓋所述第一區(qū)域ⅰ和第二區(qū)域ⅱ柵介質(zhì)層470的第二功函數(shù)膜471(如圖10所示)；形成保形覆蓋所述第二功函數(shù)膜471表面的無定形硅膜472(如圖10所示)；在所述無定形硅膜472上形成填充所述第一開口600和第二開口610的圖形材料層(圖未示)；以所述無定型硅膜472作為停止層，刻蝕去除所述第一區(qū)域ⅰ的圖形材料層，形成圖形層510(如圖11所示)；以所述圖形層510為刻蝕掩膜，去除位于所述第一區(qū)域ⅰ的無定形硅膜472和第二功函數(shù)膜471，刻蝕后位于第二區(qū)域ⅱ的第二功函數(shù)膜471為第二功函數(shù)層428，刻蝕后位于第二區(qū)域ⅱ的剩余無定形硅膜472為所述預備層429。

可以采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述第二功函數(shù)膜471。本實施例中，所述第二功函數(shù)膜471的材料為tin，形成所述第二功函數(shù)膜471的工藝為原子層沉積工藝。相應的，所述第二功函數(shù)層428的材料為tin。

本實施例中，在形成所述圖形層510的工藝過程中，所述無定形硅膜472作為刻蝕停止層，從而可以避免所述刻蝕工藝對第一區(qū)域i的柵介質(zhì)層470造成刻蝕損傷。

需要說明的是，所述無定形硅膜472的厚度不宜過厚，也不宜過薄。所述無定形硅膜472作為形成圖形層510的刻蝕停止層，如果所述無定形硅膜472的厚度過薄，容易在刻蝕工藝中被刻蝕去除，從而難以起到保護所述第一區(qū)域i的柵介質(zhì)層470的作用，或保護效果不明顯；由于刻蝕后位于第二區(qū)域ⅱ的剩余無定形硅膜472為所述預備層429，所述預備層429用于在后續(xù)工藝中與所述第二功函數(shù)層428發(fā)生反應，如果所述無定形硅膜472的厚度過厚，容易導致后續(xù)將過多厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層，從而對所述第二功函數(shù)層428的性能造成不良影響。為此，本實施例中，所述無定形硅膜 472的厚度為至

可以采用爐管工藝、化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述無定形硅膜472。本實施例中，形成所述無定形硅膜472的工藝為爐管低壓沉積工藝。

具體地，所述爐管低壓沉積工藝的工藝參數(shù)包括：反應氣體為硅烷，工藝溫度為360℃至520℃，壓強為0.03托至1托。

其中，當工藝溫度低于360攝氏度時，容易導致反應速率過慢，從而導致所述無定形硅膜472的厚度較薄，或者需要增加工藝時間以達到目標厚度值，從而降低所述無定形硅膜472的形成效率；當所述工藝溫度高于520攝氏度時，容易導致反應速率過快或反應穩(wěn)定性較差，從而導致所述無定形硅膜472的厚度過厚，且臺階覆蓋性較差。

基于所述設(shè)定的工藝溫度，將腔室壓強設(shè)定在合理范圍值內(nèi)，從而保證所述無定形硅膜472的良好臺階覆蓋性，且厚度滿足目標厚度值。

需要說明的是，形成所述第二功函數(shù)層428的步驟中，刻蝕后位于第二區(qū)域ⅱ的剩余無定形硅膜472為所述預備層429，也就是說，所述預備層429為無定形硅層。

所述圖形層510的材料為易于被去除的材料，且所述圖形層510還為填充性能較好的材料。所述圖形層510的材料可以為odl(organicdielectriclayer)材料、barc(bottomanti-reflectivecoating)材料或duo(deepuvlightabsorbingoxide)材料。本實施例中，所述圖形層510為barc層。

需要說明的是，本實施例中，在所述無定形硅膜472上形成填充所述第一開口600和第二開口610的圖形材料層(圖未示)的步驟還包括：在所述圖形材料層上形成圖形化的光刻膠層(圖未示)。

相應的，刻蝕去除所述第一區(qū)域ⅰ的圖形材料層的步驟中，以所述光刻膠層為掩膜，刻蝕去除所述第一區(qū)域ⅰ的圖形材料層，直至露出所述無定形硅膜472。

還需要說明的是，形成所述第二功函數(shù)層428和預備層429后，采用濕 法去膠或灰化工藝去除所述圖形層510和光刻膠層。

結(jié)合參考圖12和圖13，對所述第二功函數(shù)層428進行表面處理，將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層448。

所述阻擋層448用于保護所述第二功函數(shù)層428，防止后續(xù)形成的nmos區(qū)域的功函數(shù)層中的金屬離子擴散進所述第二功函數(shù)層428內(nèi)，從而避免所述第二功函數(shù)層428的性能受到不良影響，進而可以避免pmos晶體管的電學性能下降。

具體地，對所述第二功函數(shù)層428進行表面處理，將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層448的步驟包括：對所述基底進行退火處理，使所述第二功函數(shù)層428與所述預備層429(如圖12所示)進行反應，將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層448；形成所述阻擋層448后，去除未反應的預備層429。

本實施例中，所述預備層429(如圖12所示)為無定形硅層，所述第二功函數(shù)層428的材料為tin，通過所述退火處理，使所述預備層429中的si離子擴散進所述第二功函數(shù)層428內(nèi)，將部分厚度的第二功函數(shù)層428的材料由tin轉(zhuǎn)化為tisin，即所述阻擋層448的材料為tisin。

需要說明的是，所述阻擋層448的厚度不宜過厚，也不宜過薄。如果所述阻擋層448的厚度過薄，后續(xù)在所述阻擋層448表面形成n型功函數(shù)層時，難以起到保護所述第二功函數(shù)層428的作用，n型功函數(shù)層中的金屬離子容易透過所述阻擋層448擴散進所述第二功函數(shù)層428內(nèi)，從而對所述第二功函數(shù)層428的性能造成不良影響；如果所述阻擋層448的厚度過厚，即剩余所述第二功函數(shù)層428的過薄，相應也會影響所述第二功函數(shù)層428的性能。為此，本實施例中，所述阻擋層448的厚度為至

所述退火處理可以為激光退火、尖峰退火或快速熱退火工藝。本實施例中，所述退火工藝為尖峰退火工藝。

需要說明的是，為了形成滿足質(zhì)量需求和厚度需求的阻擋層448，所述尖峰退火工藝的工藝參數(shù)也需設(shè)定在合理范圍內(nèi)。具體地，所述工藝參數(shù)包括：退火溫度為850℃至1050℃，壓強為一個標準大氣壓。

還需要說明的是，本實施例中，所述預備層429為無定形硅層。在其他實施例中，所述預備層429還可以為其他能與第二功函數(shù)層進行反應，并形成阻擋層的材料層。

本實施例中，所述預備層429為無定形硅層，采用濕法刻蝕工藝去除未反應的無定形硅層，所述濕法刻蝕工藝所采用刻蝕溶液為氨水，氨水的體積濃度為5:1至20:1。

需要說明的是，所述濕法刻蝕的工藝時間不宜過短，也不宜過長。如果所述工藝時間過短，容易導致所述預備層429(如圖12所示)的殘留，從而對形成的半導體器件的電學性能造成不良影響；如果所述工藝時間過長，容易對所述阻擋層448造成腐蝕，從而影響所述阻擋層448的離子阻擋能力，還容易對所述第二功函數(shù)層428的性能造成不良影響。為此，本實施例中，所述濕法刻蝕的工藝時間為100秒至500秒。

還需要說明的是，所述工藝溫度不宜過低，也不宜過高。如果所述工藝溫度過低，容易導致刻蝕速率過慢，從而導致難以在預設(shè)工藝時間內(nèi)去除所述預備層429(如圖12所示)，或者需要增加工藝時間以去除所述預備層429；如果所述工藝溫度過高，容易導致刻蝕速率過快，且刻蝕穩(wěn)定性變差，從而容易對所述阻擋層448造成腐蝕，進而影響所述阻擋層448的離子阻擋能力，還容易對所述第二功函數(shù)層428的性能造成不良影響。為此，本實施例中，所述工藝溫度為20℃至60℃。

還需要說明的是，由于形成所述阻擋層448后，可以去除所述預備層429，因此可以避免因引入所述預備層429而對半導體器件的電學性能產(chǎn)生不良影響。

參考圖14，在所述第一區(qū)域ⅰ的柵介質(zhì)層470和第二區(qū)域ⅱ的阻擋層448上形成第一功函數(shù)層474。

所述第一功函數(shù)層474用于調(diào)節(jié)晶體管的閾值電壓，所述第一功函數(shù)層474的材料可以為n型功函數(shù)材料或p型功函數(shù)材料。

本實施例中，所述第一區(qū)域ⅰ為nmos區(qū)域，相應的，所述第一功函數(shù)層474用于調(diào)節(jié)n型晶體管的閾值電壓，所述第一功函數(shù)層474的材料為n 型功函數(shù)材料。所述第一功函數(shù)層474的材料功函數(shù)范圍為3.9ev至4.5ev，例如為4ev、4.1ev或4.3ev；所述第一功函數(shù)層474的材料為tial、mo、mon、aln或tialc中的一種或幾種。采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述第一功函數(shù)層474。

本實施例中，所述第一功函數(shù)層474的材料為tial，形成所述第一功函數(shù)層474的工藝為原子層沉積工藝。

需要說明的是，所述制造方法還包括：將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層448后，在所述第一區(qū)域ⅰ的柵介質(zhì)層470和第二區(qū)域ⅱ的阻擋層448上形成第一功函數(shù)層474之前，在所述第一區(qū)域ⅰ的柵介質(zhì)層470和第二區(qū)域ⅱ的阻擋層448上形成蓋帽層473。

相應的，形成所述第一功函數(shù)層474的步驟中，在所述蓋帽層473上形成所述第一功函數(shù)層474。

所述蓋帽層473用于保護所述第一區(qū)域ⅰ的柵介質(zhì)層470，避免所述第一功函數(shù)層474內(nèi)的金屬離子向所述第一區(qū)域ⅰ的柵介質(zhì)層470內(nèi)擴散，從而可以避免所述第一區(qū)域ⅰ的柵介質(zhì)層470受到損傷或污染。

所述蓋帽層473的材料可以為tin或tan；采用化學氣相沉積工藝、物理氣相沉積工藝或原子層沉積工藝形成所述蓋帽層473。本實施例中，所述蓋帽層473的材料為tin，采用原子層沉積工藝形成所述蓋帽層473，所述蓋帽層473的厚度為至

結(jié)合參考圖15和16，形成填充所述第一開口600(如圖14所示)和第二開口610(如圖14所示)的金屬層480(如圖15所示)；其中，所述第一開口600內(nèi)的柵介質(zhì)層470(如圖15所示)、第一功函數(shù)層474(如圖15所示)和金屬層480用于構(gòu)成第一柵極結(jié)構(gòu)810(如圖16所示)，所述第二開口610內(nèi)的柵介質(zhì)層470、第二功函數(shù)層428(如圖16所示)、阻擋層448(如圖16所示)、第一功函數(shù)層474(如圖15所示)和金屬層480用于構(gòu)成第二柵極結(jié)構(gòu)820(如圖16所示)。

所述金屬層480(如圖15所示)的材料可以為al、cu、ag、au、pt、ni、ti或w。本實施例中，所述金屬層480的材料為w。

具體地，形成所述第一柵極結(jié)構(gòu)810和第二柵極結(jié)構(gòu)820的步驟包括：形成填充所述第一開口600(如圖14所示)和第二開口610(如圖14所示)的金屬層480(如圖15所示)，所述金屬層480還覆蓋所述第一功函數(shù)層474；研磨去除高于所述層間介質(zhì)層460頂部的金屬層480，在所述第一開口600內(nèi)形成第一金屬層710(如圖16所示)，在所述第二開口610內(nèi)形成第二金屬層720(如圖16所示)。

本實施例中，采用化學機械拋光工藝，研磨去除高于所述層間介質(zhì)層460頂部的金屬層480。

需要說明的是，研磨去除高于所述層間介質(zhì)層460頂部的金屬層480的同時，還研磨去除高于所述層間介質(zhì)層460頂部的第一功函數(shù)層474、蓋帽層473、阻擋層448、第二功函數(shù)層428和柵介質(zhì)層470，在所述第一區(qū)域ⅰ形成位于所述第一界面層417上和第一開口600側(cè)壁的第一柵介質(zhì)層701(如圖16所示)；在所述第二區(qū)域ⅱ形成位于所述第二界面層427上和第二開口610側(cè)壁的第二柵介質(zhì)層702(如圖16所示)、覆蓋所述阻擋層448的第一區(qū)域蓋帽層459(如圖16所示)，以及位于所述第一區(qū)域蓋帽層459和第二金屬層720之間的第一區(qū)域功函數(shù)層458(如圖16所示)。其中，所述第一區(qū)域蓋帽層459與蓋帽層473的材料相同，所述第一區(qū)域功函數(shù)層458與第一功函數(shù)層474的材料相同。

本實施例中，所述柵氧化層411、第一界面層417、第一柵介質(zhì)層701、蓋帽層473、第一功函數(shù)層474和第一金屬層710構(gòu)成所述第一柵極結(jié)構(gòu)810；所述第二界面層427、第二柵介質(zhì)層702、第二功函數(shù)層428、阻擋層448、第一區(qū)域蓋帽層459、第一區(qū)域功函數(shù)層458和第二金屬層720構(gòu)成所述第二柵極結(jié)構(gòu)820。

通過將部分厚度的第二功函數(shù)層428轉(zhuǎn)化為阻擋層448(如圖12所示)，形成第一功函數(shù)層474(如圖14所示)時，所述阻擋層448可以避免所述第一功函數(shù)層474中的金屬離子擴散進所述第二功函數(shù)層428中；此外，所述阻擋層448由所述第二功函數(shù)層428轉(zhuǎn)化而成，未引入額外的膜層，因此可以避免因引入額外膜層而導致所述第二開口610(如圖14所示)縱寬比增加的問題，從而可以減小向所述第二開口610內(nèi)填充金屬層480(如圖15所示) 的工藝難度，避免所述第二開口610內(nèi)的金屬層480因第二開口610的縱寬比增加而出現(xiàn)空洞，且所述阻擋層448的材料可以作為第二功函數(shù)層428的材料，具有較好的工藝兼容性，可以避免對所述第二功函數(shù)層428的性能造成不良影響，進而可以優(yōu)化半導體器件的電學性能。

參考圖17，相應的，本發(fā)明還提供一種半導體結(jié)構(gòu)，包括：

基底(未標示)，所述基底包括第一區(qū)域i和第二區(qū)域ii；

層間介質(zhì)層930，位于所述基底上，所述第一區(qū)域i的層間介質(zhì)層930中具有第一開口(圖未示)，所述第二區(qū)域ii的層間介質(zhì)層930中具有第二開口(圖未示)；

柵極結(jié)構(gòu)，包括位于所述第一開口內(nèi)的第一柵極結(jié)構(gòu)940，以及位于所述第二開口內(nèi)的第二柵極結(jié)構(gòu)950。

其中所述第一柵極結(jié)構(gòu)940包括位于所述第一開口側(cè)壁和底部的柵介質(zhì)層942、覆蓋所述第一區(qū)域i柵介質(zhì)層942的第一功函數(shù)層943、以及填充所述第一開口的金屬層(未標示)。

所述第二柵極結(jié)構(gòu)950包括位于所述第二開口側(cè)壁和底部的柵介質(zhì)層952、覆蓋所述第二區(qū)域ii柵介質(zhì)層952的第二功函數(shù)層953、覆蓋所述第二功函數(shù)層953的阻擋層963、覆蓋所述阻擋層963的第一功函數(shù)層983、以及填充所述第二開口的金屬層(未標示)，其中，所述阻擋層963由部分厚度的第二功函數(shù)層953轉(zhuǎn)化而成。

本實施例中，所述阻擋層963由部分厚度的第二功函數(shù)層953轉(zhuǎn)化而成，指的是：通過對所述第二功函數(shù)層953進行表面處理，將部分厚度的第二功函數(shù)層953轉(zhuǎn)化為所述阻擋層963。

本實施例中，所述半導體結(jié)構(gòu)為鰭式場效應管晶體管(finfet)。所述基底包括：襯底900；位于所述襯底900上的分立的鰭部。

所述襯底900的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底900還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底；所述鰭部的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述襯 底900為硅襯底，所述鰭部的材料為硅。

相應的，所述第一柵極結(jié)構(gòu)940橫跨所述第一區(qū)域i的鰭部，且覆蓋所述鰭部的部分頂部表面和側(cè)壁表面；所述第二柵極結(jié)構(gòu)950橫跨所述第二區(qū)域ii的鰭部，且覆蓋所述鰭部的部分頂部表面和側(cè)壁表面。

所述第一區(qū)域i和第二區(qū)域ii的晶體管類型不同。本實施例中，所述第一區(qū)域的半導體結(jié)構(gòu)為n型晶體管，所述第二區(qū)域的半導體結(jié)構(gòu)為p型晶體管。其中，位于所述第一區(qū)域ⅰ襯底900表面的鰭部為第一鰭部910，位于所述第二區(qū)域ⅱ襯底900表面的鰭部為第二鰭部920。

所述層間介質(zhì)層930的材料為絕緣材料，例如為氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本實施例中，所述層間介質(zhì)層930的材料為氧化硅。

本實施例中，填充所述第一開口的金屬層為第一金屬層945；位于所述第一開口側(cè)壁和底部的柵介質(zhì)層942為第一柵介質(zhì)層942；填充所述第二開口的金屬層為第二金屬層955；位于所述第二開口側(cè)壁和底部的柵介質(zhì)層952為第二柵介質(zhì)層952；覆蓋所述阻擋層963的第一功函數(shù)層983為第一區(qū)域功函數(shù)層983。

所述第一柵介質(zhì)層942和第二柵介質(zhì)層952的材料為高k柵介質(zhì)材料，其中，高k柵介質(zhì)材料指的是，相對介電常數(shù)大于氧化硅相對介電常數(shù)的柵介質(zhì)材料，高k柵介質(zhì)材料可以為hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本實施例中，所述第一柵介質(zhì)層942和第二柵介質(zhì)層952的材料為hfo2。

所述第二功函數(shù)層953和第一功函數(shù)層943用于調(diào)節(jié)晶體管的閾值電壓，所述第二功函數(shù)層953的材料可以為n型功函數(shù)材料或p型功函數(shù)材料，所述第一功函數(shù)層943的材料可以為n型功函數(shù)材料或p型功函數(shù)材料。

本實施例中，所述第二區(qū)域ⅱ為pmos區(qū)域，所述第一區(qū)域ⅰ為nmos區(qū)域；相應的，所述第二功函數(shù)層953用于調(diào)節(jié)p型晶體管的閾值電壓，所述第一功函數(shù)層943用于調(diào)節(jié)n型晶體管的閾值電壓；所述第二功函數(shù)層953的材料為p型功函數(shù)材料，所述第一功函數(shù)層943的材料為n型功函數(shù)材料。

所述第二功函數(shù)層953的材料功函數(shù)范圍為5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第二功函數(shù)層953的材料為tin、tan、tasin、taaln或tialn中的一種或幾種。本實施例中，所述第二功函數(shù)層953的材料為tin。

所述第一功函數(shù)層943的材料功函數(shù)范圍為3.9ev至4.5ev，例如為4ev、4.1ev或4.3ev；所述第一功函數(shù)層943的材料為tial、mo、mon、aln或tialc中的一種或幾種。本實施例中，所述第一功函數(shù)層943的材料為tial。

所述阻擋層963用于保護所述第二功函數(shù)層953，防止所述第一區(qū)域功函數(shù)層983中的金屬離子擴散進所述第二功函數(shù)層953內(nèi)，從而避免所述第二功函數(shù)層953的性能受到不良影響，進而可以避免pmos晶體管的電學性能下降。

本實施例中，所述阻擋層963由部分厚度的所述第二功函數(shù)層953轉(zhuǎn)化而成，所述第二功函數(shù)層953的材料為tin，相應的，所述阻擋層963的材料為tisin。

需要說明的是，所述阻擋層963的厚度不宜過厚，也不宜過薄。如果所述阻擋層963的厚度過薄，難以起到保護所述第二功函數(shù)層953的作用，所述第一功函數(shù)層943中的金屬離子容易透過所述阻擋層963擴散進所述第二功函數(shù)層953內(nèi)，從而對所述第二功函數(shù)層953的性能造成不良影響；由于所述阻擋層963由部分厚度的所述第二功函數(shù)層953轉(zhuǎn)化而成，如果所述阻擋層963的厚度過厚，即剩余所述第二功函數(shù)層953的過薄，相應也會影響所述第二功函數(shù)層953的性能。為此，本實施例中，所述阻擋層963的厚度為至

需要說明的是，為了為所述第一柵介質(zhì)層942和第二柵介質(zhì)層952提供良好的界面基礎(chǔ)，從而提高所述第一柵介質(zhì)層942和第二柵介質(zhì)層952的質(zhì)量，減小所述第一柵介質(zhì)層942和第二柵介質(zhì)層952與基底之間的界面態(tài)密度，且避免所述第一柵介質(zhì)層942和第二柵介質(zhì)層952與基底直接接觸造成的不良影響，所述半導體結(jié)構(gòu)還包括：位于所述柵氧化層911上的第一界面層941，以及位于所述第二柵介質(zhì)層952與第二鰭部920之間的第二界面層951。

所述半導體結(jié)構(gòu)還包括：位于所述第一功函數(shù)層943與第一柵介質(zhì)層942之間的蓋帽層944；位于所述第一區(qū)域功函數(shù)層983與阻擋層963之間的第一區(qū)域蓋帽層984，所述蓋帽層944用于保護所述第一柵介質(zhì)層942，避免所述第一功函數(shù)層943內(nèi)的金屬離子向所述第一柵介質(zhì)層942內(nèi)擴散，從而可以避免所述第一柵介質(zhì)層942受到損傷或污染。

所述蓋帽層944與第一區(qū)域蓋帽層984的材料、厚度相同，可以為tin或tan。本實施例中，所述蓋帽層944與第一區(qū)域蓋帽層984的材料為tin，所述蓋帽層944與第一區(qū)域蓋帽層984的厚度為至

所述第一金屬層945和第二金屬層955的材料可以為al、cu、ag、au、pt、ni、ti或w。本實施例中，所述第一金屬層945和第二金屬層955的材料為w。

需要說明的是，所述半導體結(jié)構(gòu)還包括：位于所述第一柵極結(jié)構(gòu)940兩側(cè)的第一鰭部910內(nèi)的第一區(qū)域源區(qū)或漏區(qū)913，位于所述第二柵極結(jié)構(gòu)950兩側(cè)的第二鰭部920內(nèi)的第二區(qū)域源區(qū)或漏區(qū)923。

所述述第一區(qū)域源區(qū)或漏區(qū)913與第二區(qū)域源區(qū)或漏區(qū)923的摻雜離子類型不同。本實施例中，所述第一區(qū)域源區(qū)或漏區(qū)913的摻雜離子為n型離子，例如為p、as或sb；所述第二區(qū)域源區(qū)或漏區(qū)923的摻雜離子為p型離子，例如為b、ga或in。

所述阻擋層963用于保護所述第二功函數(shù)層953，避免所述位于第二區(qū)域ⅱ的第一區(qū)域功函數(shù)層983中的金屬離子擴散進所述第二功函數(shù)層953中；此外，所述阻擋層963由部分厚度的所述第二功函數(shù)層953轉(zhuǎn)化而成，未引入額外的膜層，因此可以避免因引入額外膜層而導致所述第二金屬層955形成后出現(xiàn)空洞；且所述阻擋層963的材料可以作為第二功函數(shù)層953的材料，具有較好的工藝兼容性，可以避免對所述第二功函數(shù)層953的性能造成不良影響，進而可以優(yōu)化半導體器件的電學性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權(quán)利要求所限定的范圍為準。