本發(fā)明涉及一種制作半導(dǎo)體元件的方法，尤其是涉及一種于柵極結(jié)構(gòu)旁形成包覆氣孔的間隙壁的方法。

背景技術(shù)：

近年來，隨著場效晶體管(fieldeffecttransistors,fets)元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(finfieldeffecttransistor,finfet)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。由于鰭狀場效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進(jìn)一步增加?xùn)艠O對于載流子通道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低(draininducedbarrierlowering,dibl)效應(yīng)，并可以抑制短通道效應(yīng)(shortchanneleffect,sce)。再者，由于鰭狀場效晶體管元件在同樣的柵極長度下會具有更寬的通道寬度，因而可獲得加倍的漏極驅(qū)動電流。甚而，晶體管元件的臨界電壓(thresholdvoltage)也可通過調(diào)整柵極的功函數(shù)而加以調(diào)控。

然而，在現(xiàn)行鰭狀場效晶體管元件制作工藝中，柵極與接觸插塞之間的寄生電容為一常見問題并影響整個元件的運(yùn)作與電性表現(xiàn)。因此如何改良現(xiàn)有鰭狀場效晶體管制作工藝以解決此問題即為現(xiàn)今一重要課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明公開一種制作半導(dǎo)體元件的方法。首先提供一基底，然后形成一柵極結(jié)構(gòu)于基底上，再形成一第一間隙壁于柵極結(jié)構(gòu)旁，其中該第一間隙壁包圍住一氣孔且第一間隙壁由單一材料所構(gòu)成。

本發(fā)明另一實(shí)施例公開一種半導(dǎo)體元件，其包含：一基底，一柵極結(jié)構(gòu)設(shè)于基底上，以及一間隙壁設(shè)于柵極結(jié)構(gòu)旁，其中間隙壁延伸至柵極結(jié)構(gòu)上表面，間隙壁上表面包含一平坦表面，間隙壁包圍住一氣孔且間隙壁由單一材料所構(gòu)成。柵極結(jié)構(gòu)較佳包含一高介電常數(shù)介電層、一功函數(shù)金屬層以及一低阻抗金屬層，其中高介電常數(shù)介電層為u型。此外半導(dǎo)體元件另包含一層間介電層環(huán)繞柵極結(jié)構(gòu)以及一硬掩模設(shè)于間隙壁上，其中硬掩模上表面切齊層間介電層上表面。

附圖說明

圖1至圖9為本發(fā)明較佳實(shí)施例制作一半導(dǎo)體元件的方法示意圖。

主要元件符號說明

12基底14鰭狀結(jié)構(gòu)

16淺溝隔離18虛置柵極

20虛置柵極22虛置柵極

24虛置柵極26柵極介電層

28柵極材料層30間隙壁

32源極/漏極區(qū)域34接觸洞蝕刻停止層

36層間介電層38高介電常數(shù)介電層

40功函數(shù)金屬層42低阻抗金屬層

44柵極結(jié)構(gòu)46柵極結(jié)構(gòu)

48柵極結(jié)構(gòu)50柵極結(jié)構(gòu)

52凹槽54凹槽

56凹槽58襯墊層

60氣孔62間隙壁

64硬掩模66接觸插塞

68金屬層

具體實(shí)施方式

請參照圖1至圖9，圖1至圖9為本發(fā)明較佳實(shí)施例制作一半導(dǎo)體元件的方法示意圖。如圖1所示，首先提供一基底12，例如一硅基底或硅覆絕緣(soi)基板。在本實(shí)施例中，基底12上具有至少一鰭狀結(jié)構(gòu)14，其中鰭狀結(jié)構(gòu)14的底部被一絕緣層，例如氧化硅所包覆而形成淺溝隔離16。需注意的是，本實(shí)施例雖以制作非平面型(non-planar)鰭狀結(jié)構(gòu)場效晶體管為例，但不局限于此，本發(fā)明又可應(yīng)用至一般平面型場效晶體管，此實(shí)施例也屬本發(fā)明所涵蓋的范圍。

依據(jù)本發(fā)明的較佳實(shí)施例，鰭狀結(jié)構(gòu)14較佳通過側(cè)壁圖案轉(zhuǎn)移(sidewallimagetransfer,sit)技術(shù)制得，其程序大致包括：提供一布局圖案至電腦系統(tǒng)，并經(jīng)過適當(dāng)?shù)剡\(yùn)算以將相對應(yīng)的圖案定義于光掩模中。后續(xù)可通過光光刻及蝕刻制作工藝，以形成多個等距且等寬的圖案化犧牲層于基底上，使其個別外觀呈現(xiàn)條狀。之后依序施行沉積及蝕刻制作工藝，以于圖案化犧牲層的各側(cè)壁形成間隙壁。繼以去除圖案化犧牲層，并在間隙壁的覆蓋下施行蝕刻制作工藝，使得間隙壁所構(gòu)成的圖案被轉(zhuǎn)移至基底內(nèi)，再伴隨鰭狀結(jié)構(gòu)切割制作工藝(fincut)而獲得所需的圖案化結(jié)構(gòu)，例如條狀圖案化鰭狀結(jié)構(gòu)。

除此之外，鰭狀結(jié)構(gòu)14的形成方式又可包含先形成一圖案化掩模(圖未示)于基底12上，再經(jīng)過一蝕刻制作工藝，將圖案化掩模的圖案轉(zhuǎn)移至基底12中以形成鰭狀結(jié)構(gòu)14。另外，鰭狀結(jié)構(gòu)14的形成方式也可以先形成一圖案化硬掩模層(圖未示)于基底12上，并利用外延制作工藝于暴露出于圖案化硬掩模層的基底12上成長出例如包含硅鍺的半導(dǎo)體層，而此半導(dǎo)體層即可作為相對應(yīng)的鰭狀結(jié)構(gòu)14。這些形成鰭狀結(jié)構(gòu)14的實(shí)施例均屬本發(fā)明所涵蓋的范圍。

接著可于基底12上形成柵極結(jié)構(gòu)或虛置柵極18、20、22、24。柵極結(jié)構(gòu)18、20、22、24的制作方式可依據(jù)制作工藝需求以先柵極(gatefirst)制作工藝、后柵極(gatelast)制作工藝的先高介電常數(shù)介電層(high-kfirst)制作工藝以及后柵極制作工藝的后高介電常數(shù)介電層(high-klast)制作工藝等方式制作完成。以本實(shí)施例的后高介電常數(shù)介電層制作工藝為例，可先依序形成一柵極介電層或介質(zhì)層、一柵極材料層以及一選擇性硬掩模于基底12上，并利用一圖案化光致抗蝕劑(圖未示)當(dāng)作掩模進(jìn)行一圖案轉(zhuǎn)移制作工藝，以單次蝕刻或逐次蝕刻步驟，去除部分柵極材料層與部分柵極介電層，然后剝除圖案化光致抗蝕劑，以于鰭狀結(jié)構(gòu)14與淺溝隔離16上形成由圖案化的柵極介電層26與圖案化的柵極材料層28所構(gòu)成的虛置柵極18、20、22、24或柵極結(jié)構(gòu)。

然后在各虛置柵極18、20、22、24側(cè)壁形成至少一間隙壁30，于間隙壁30兩側(cè)的鰭狀結(jié)構(gòu)14以及/或基底12中形成一源極/漏極區(qū)域32及/或外延層(圖未示)，并選擇性于源極/漏極區(qū)域30及/或外延層的表面形成一金屬硅化物(圖未示)。在本實(shí)施例中，間隙壁30可為單一間隙壁或復(fù)合式間隙壁，例如可細(xì)部包含一偏位間隙壁(圖未示)以及一主間隙壁(圖未示)。其中本實(shí)施例的間隙壁較佳由氮化硅所構(gòu)成，但間隙壁30又可選自由氧化硅、氮氧化硅以及氮碳化硅所構(gòu)成的群組。源極/漏極區(qū)域32與外延層可依據(jù)所置備晶體管的導(dǎo)電型式而包含不同摻質(zhì)或不同材料。例如源極/漏極區(qū)域32可包含p型摻質(zhì)或n型摻質(zhì)，而外延層則可包含鍺化硅、碳化硅或磷化硅。

然后如圖2所示，可選擇性形成一由氮化硅所構(gòu)成的接觸洞蝕刻停止層(contactetchstoplayer,cesl)34于基底12上并覆蓋虛置柵極18、20、22、24，并形成一層間介電層36于接觸洞蝕刻停止層34上。接著進(jìn)行一平坦化制作工藝，例如利用化學(xué)機(jī)械研磨(chemicalmechanicalpolishing,cmp)去除部分層間介電層36與部分接觸洞蝕刻停止層34并暴露出由多晶硅材料所構(gòu)成的柵極材料層28，使各柵極材料層28上表面與層間介電層36上表面齊平。

隨后進(jìn)行一金屬柵極置換制作工藝將虛置柵極18、20、22、24轉(zhuǎn)換為金屬柵極。例如圖3所示，可先進(jìn)行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammoniumhydroxide,nh4oh)或氫氧化四甲銨(tetramethylammoniumhydroxide,tmah)等蝕刻溶液來去除虛置柵極18、20、22、24中的柵極材料層28，以于層間介電層36中形成凹槽(圖未示)。之后依序形成一高介電常數(shù)介電層38、一功函數(shù)金屬層40以及一低阻抗金屬層42于各凹槽內(nèi)，然后進(jìn)行一平坦化制作工藝，例如利用cmp去除部分低阻抗金屬層42、部分功函數(shù)金屬層40與部分高介電常數(shù)介電層38以形成金屬柵極或柵極結(jié)構(gòu)44、46、48、50。以本實(shí)施例利用后高介電常數(shù)介電層制作工藝所制作的柵極結(jié)構(gòu)為例，各柵極結(jié)構(gòu)44、46、48、50較佳包含一介質(zhì)層或柵極介電層26、一u型高介電常數(shù)介電層38、一u型功函數(shù)金屬層40以及一低阻抗金屬層42。

在本實(shí)施例中，高介電常數(shù)介電層38包含介電常數(shù)大于4的介電材料，例如選自氧化鉿(hafniumoxide，hfo2)、硅酸鉿氧化合物(hafniumsiliconoxide,hfsio4)、硅酸鉿氮氧化合物(hafniumsiliconoxynitride,hfsion)、氧化鋁(aluminumoxide,al2o3)、氧化鑭(lanthanumoxide,la2o3)、氧化鉭(tantalumoxide,ta2o5)、氧化釔(yttriumoxide,y2o3)、氧化鋯(zirconiumoxide,zro2)、鈦酸鍶(strontiumtitanateoxide,srtio3)、硅酸鋯氧化合物(zirconiumsiliconoxide,zrsio4)、鋯酸鉿(hafniumzirconiumoxide,hfzro4)、鍶鉍鉭氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、鋯鈦酸鉛(leadzirconatetitanate,pbzrxti1-xo3,pzt)、鈦酸鋇鍶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其組合所組成的群組。

功函數(shù)金屬層40較佳用以調(diào)整形成金屬柵極的功函數(shù)，使其適用于n型晶體管(nmos)或p型晶體管(pmos)。若晶體管為n型晶體管，功函數(shù)金屬層40可選用功函數(shù)為3.9電子伏特(ev)～4.3ev的金屬材料，如鋁化鈦(tial)、鋁化鋯(zral)、鋁化鎢(wal)、鋁化鉭(taal)、鋁化鉿(hfal)或tialc(碳化鈦鋁)等，但不以此為限；若晶體管為p型晶體管，功函數(shù)金屬層40可選用功函數(shù)為4.8ev～5.2ev的金屬材料，如氮化鈦(tin)、氮化鉭(tan)或碳化鉭(tac)等，但不以此為限。功函數(shù)金屬層40與低阻抗金屬層42之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(ti)、氮化鈦(tin)、鉭(ta)、氮化鉭(tan)等材料。低阻抗金屬層42則可選自銅(cu)、鋁(al)、鎢(w)、鈦鋁合金(tial)、鈷鎢磷化物(cobalttungstenphosphide，cowp)等低電阻材料或其組合。

如圖4所示，接著去除部分柵極結(jié)構(gòu)44、46、48、50以形成凹槽52，并使剩余的柵極結(jié)構(gòu)44、46、48、50上表面略低于層間介電層36上表面。

然后如圖5所示，進(jìn)行一蝕刻制作工藝，例如可直接利用層間介電層36為掩模去除柵極結(jié)構(gòu)44、46、48、50旁的間隙壁30并暴露出部分淺溝隔離16、柵極結(jié)構(gòu)44、46、48、50與部分鰭狀結(jié)構(gòu)14表面。值得注意的是，由于本實(shí)施例的間隙壁30較佳為氮化硅所構(gòu)成的間隙壁而層間介電層36較佳由氧化物所構(gòu)成，因此本實(shí)施例較佳利用層間介電層36與間隙壁30之間的選擇比在不耗損任何層間介電層36的情況下完全去除間隙壁30，由此形成另一凹槽54于柵極結(jié)構(gòu)44、46、48、50旁，且凹槽54與圖4所形成的凹槽52一同構(gòu)成一約略倒u型的凹槽56。此外，由于本實(shí)施例的間隙壁30與接觸洞蝕刻停止層34均為氮化硅所構(gòu)成，因此在以蝕刻去除間隙壁30的同時部分接觸洞蝕刻停止層34，特別是垂直部分的接觸洞蝕刻停止層34也會一同被去除，而剩余的接觸洞蝕刻停止層34則會呈現(xiàn)約略一字狀設(shè)于凹槽56旁。此外，若接觸洞蝕刻停止層34與間隙壁30為不同材料而具有不同的蝕刻率，或接觸洞蝕刻停止層34底部選擇性設(shè)有一氧化硅所構(gòu)成的緩沖層時，則在蝕刻間隙壁30后，剩余的接觸洞蝕刻停止層34則仍會呈現(xiàn)u形剖面。

如圖6所示，隨后形成一襯墊層58于層間介電層36與柵極結(jié)構(gòu)44、46、48、50上并填入凹槽56，其中襯墊層58較佳由二氧化硅所構(gòu)成，但不局限于此。在本實(shí)施例中，形成襯墊層58的方式較佳利用一原子層沉積(atomiclayerdeposition,ald)制作工藝或高密度等離子體沉積(high-densityplasma,hdp)制作工藝所達(dá)成，因此所沉積的襯墊層58較佳覆蓋于層間介電層36上表面、暴露于凹槽56中的層間介電層36側(cè)壁、柵極結(jié)構(gòu)44、46、48、50上表面以及暴露于凹槽56中的柵極結(jié)構(gòu)44、46、48、50側(cè)壁但不填滿倒u型凹槽56。值得注意的是，在以前述原子層沉積或高密度等離子體沉積制作工藝形成襯墊層58的時候，所沉積的襯墊層58較佳包覆形成氣孔60或氣室于襯墊層58內(nèi)。更具體而言，所形成的氣孔60較佳設(shè)置于柵極結(jié)構(gòu)44、46、48、50與層間介電層36之間，其中氣孔60的頂部可選擇高于、切齊或低于柵極結(jié)構(gòu)44、46、48、50上表面。另外本實(shí)施例中設(shè)于各柵極結(jié)構(gòu)44、46、48、50與層間介電層36之間的氣孔60數(shù)量雖以單一一個氣孔為例，但氣孔60的數(shù)量并不局限于一個，又可視沉積襯墊層58時的參數(shù)來任意調(diào)整。

然后如圖7所示，進(jìn)行一修整制作工藝或一蝕刻制作工藝，去除部分襯墊層58以重新形成間隙壁62于柵極結(jié)構(gòu)44、46、48、50與層間介電層36之間，其中每個間隙壁62較佳包圍或完全環(huán)繞住至少一氣孔60。在本實(shí)施例中，經(jīng)由修整過后所形成的間隙壁62上表面較佳具有一平坦表面，且間隙壁62除了設(shè)于柵極結(jié)構(gòu)44、46、48、50與層間介電層36之間外又同時延伸并完全覆蓋柵極結(jié)構(gòu)44、46、48、50上表面。另外本實(shí)施例的間隙壁62較佳由單一材料所構(gòu)成，例如二氧化硅，但不局限于此，又可依據(jù)制作工藝需求選擇其他介電材料作為間隙壁。

如圖8所示，接著形成一掩模層(圖未示)于層間介電層36上并填滿間隙壁62上方的凹槽52，然后利進(jìn)行一平坦化制作工藝，例如利用cmp去除部分掩模層，以于各柵極結(jié)構(gòu)44、46、48、50與間隙壁62上形成硬掩模64，且硬掩模64上表面較佳切齊層間介電層36上表面。在本實(shí)施例中，硬掩模64較佳由氮化硅所構(gòu)成，但不局限于此。

最后如圖9所示，可進(jìn)行一接觸插塞制作工藝形成接觸插塞66分別電連接源極/漏極區(qū)域32。在本實(shí)施例中，形成接觸插塞66的方式可先去除部分層間介電層36與部分接觸洞蝕刻停止層34形成接觸洞(圖未示)，然后依序沉積一阻隔層(圖未示)與一金屬層68于基底12上并填滿接觸洞。接著利用一平坦化制作工藝，例如cmp去除部分金屬層68、部分阻隔層甚至部分層間介電層36，以于接觸洞中形成接觸插塞66，其中接觸插塞66上表面較佳與層間介電層36上表面切齊。在本實(shí)施例中，阻隔層較佳選自由鈦、鉭、氮化鈦、氮化鉭以及氮化鎢所構(gòu)成的群組，金屬層68較佳選自由鋁、鈦、鉭、鎢、鈮、鉬以及銅所構(gòu)成的群組，但不局限于此。

綜上所述，本發(fā)明較佳于基底上形成金屬柵極后先去除金屬柵極旁的間隙壁，再利用原子層沉積或高密度等離子體沉積制作工藝于金屬柵極旁再形成新的間隙壁，其中所形成的間隙壁較佳完全包覆至少一氣孔。依據(jù)本發(fā)明的較佳實(shí)施例，本發(fā)明可在場效晶體管尺寸持續(xù)縮小下利用具有氣孔的間隙壁來改善柵極與接觸插塞之間的寄生電容，由此提升元件的整體效能。

以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。