本申請(qǐng)主張于2015年11月5日提交的第10-2015-0155278號(hào)韓國專利申請(qǐng)的優(yōu)先權(quán)，該韓國專利申請(qǐng)的公開內(nèi)容以全文引用的方式并入本文。

技術(shù)領(lǐng)域

本公開總體而言涉及一種三維半導(dǎo)體器件，且更具體地，涉及一種包括多個(gè)U形串的三維半導(dǎo)體器件及其制造方法。

背景技術(shù)：

具有三維(3-D)結(jié)構(gòu)(其中，存儲(chǔ)單元3-D地布置)的半導(dǎo)體器件(下文中也稱為3-D半導(dǎo)體器件)已被提出用于提高半導(dǎo)體器件的集成度。通常，3-D半導(dǎo)體器件比具有二維結(jié)構(gòu)的半導(dǎo)體器件更有效地利用襯底的有效區(qū)域，因此，3-D半導(dǎo)體器件的集成度高于2-D半導(dǎo)體器件的集成度。此外，已經(jīng)嘗試在NAND閃速存儲(chǔ)器件中應(yīng)用3-D結(jié)構(gòu)的規(guī)則布置的存儲(chǔ)單元。

典型地，3-D半導(dǎo)體器件可以包括串，串包括選擇晶體管以及在襯底之上以多層結(jié)構(gòu)層疊的多個(gè)存儲(chǔ)單元。在3-D非易失性存儲(chǔ)器件中包括的串可以具有“I”形或“U”形。具有I形串的3-D半導(dǎo)體器件被稱作兆兆位單元陣列晶體管(TCAT)或位值可擴(kuò)展(BICS，bit cost scalable)。具有U形串的3-D半導(dǎo)體器件被稱作管形位值可擴(kuò)展(P-BICS)。

在P-BICS中，串可以包括管道晶體管和兩個(gè)垂直插塞。管道晶體管與襯底平行地形成。一個(gè)垂直插塞可以形成在管道晶體管的源極區(qū)域中，而另一個(gè)垂直插塞可以形成在管道晶體管的漏極區(qū)域中。源極線形成在于源極區(qū)域中形成的垂直插塞上，位線形成在于漏極區(qū)域中形成的垂直插塞上。

技術(shù)實(shí)現(xiàn)要素：

各種實(shí)施例提供了3-D半導(dǎo)體器件及其制造方法，該3-D半導(dǎo)體器件具有電特性得到改善的在源極區(qū)域和漏極區(qū)域中形成的垂直串。

根據(jù)本公開的一個(gè)方面，提供了一種3-D半導(dǎo)體器件，包括：襯底，沿著由第一方向x和第二方向y限定的第一平面延伸，襯底具有形成在其中的管道晶體管；多個(gè)字線，沿著垂直于第一方向x和第二方向y的第三方向z以規(guī)則的間距間隔開；第一垂直插塞，通過垂直地穿過字線而連接至管道晶體管的第一端；第二垂直插塞，通過垂直地穿過字 線而連接至管道晶體管的第二端；位線，連接至第一垂直插塞的頂表面；以及源極線，連接至第二垂直插塞的頂表面，其中，第一垂直插塞和第二垂直插塞具有不同的尺寸。

根據(jù)本公開的一個(gè)方面，提供了一種制造3-D半導(dǎo)體器件的方法，該方法包括：在其中限定有管道區(qū)的襯底上交替地層疊多個(gè)犧牲層和多個(gè)層間絕緣層；形成垂直地穿過犧牲層和層間絕緣層的第一垂直插塞和第二垂直插塞以垂直連接至管道區(qū)，第一垂直插塞和第二垂直插塞彼此具有不同的寬度；形成垂直地穿過在第一垂直插塞和第二垂直插塞之間的犧牲層和層間絕緣層的縫隙；通過去除暴露于縫隙的內(nèi)部的犧牲層而在層間絕緣層之間形成凹進(jìn)；以及在凹進(jìn)中填充導(dǎo)電材料。

附圖說明

應(yīng)注意，在附圖中，為了清楚地圖示，尺寸可以被夸大。此外，將理解的是，當(dāng)元件被稱為“在”兩個(gè)元件“之間”時(shí)，其可以為所述兩個(gè)元件之間的唯一元件，或者也可以存在一個(gè)或更多個(gè)中間元件。同樣的附圖標(biāo)記始終表示同樣的元件。

圖1是圖示根據(jù)本公開的實(shí)施例的包括半導(dǎo)體器件和控制器的半導(dǎo)體系統(tǒng)的示圖。

圖2是圖示根據(jù)本公開的實(shí)施例的半導(dǎo)體器件的示例的示圖。

圖3是圖示根據(jù)本公開的實(shí)施例的3-D半導(dǎo)體器件的透視圖。

圖4是圖示根據(jù)本公開的實(shí)施例的兩個(gè)垂直插塞的3-D半導(dǎo)體器件的局部視圖。

圖5是根據(jù)本公開的實(shí)施例的圖4的垂直插塞的剖視圖。

圖6至圖9是圖示根據(jù)本公開的各個(gè)實(shí)施例的垂直插塞與管道晶體管的各種布置的布局圖。

圖10A至圖10M是圖示根據(jù)本公開的實(shí)施例的制造方法的各個(gè)階段的3-D半導(dǎo)體器件的剖視圖。

圖11是圖示根據(jù)本公開的實(shí)施例的包括半導(dǎo)體器件的固態(tài)驅(qū)動(dòng)器的框圖。

圖12是圖示根據(jù)本公開的實(shí)施例的包括半導(dǎo)體器件的存儲(chǔ)系統(tǒng)的框圖。

圖13是圖示根據(jù)本公開的實(shí)施例的包括半導(dǎo)體器件的計(jì)算系統(tǒng)的示意性配置的示圖。

具體實(shí)施方式

在下文中，將參考附圖詳細(xì)描述本公開的示例性實(shí)施例。然而，應(yīng)注意的是，本公開不限于所描述的實(shí)施例，而可以實(shí)施為不同的形式。提供所描述的實(shí)施例以向相關(guān)領(lǐng)域技術(shù)人員說明本發(fā)明。

參照?qǐng)D1，根據(jù)本公開的實(shí)施例的半導(dǎo)體系統(tǒng)1000可以包括半導(dǎo)體器件1100和控制半導(dǎo)體器件1100的控制器1200。

半導(dǎo)體器件1100可以是非易失性存儲(chǔ)器件。半導(dǎo)體器件1100可以包括例如雙數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DDR SDRAM)、低功耗雙數(shù)據(jù)速率4(LPDDR4)SDRAM、圖形雙數(shù)據(jù)速率(GDDR)SRAM、低功耗DDR(LPDDR)、Rambus動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(RDRAM)和閃速存儲(chǔ)器。下文中，作為示例描述包括3-D NAND閃速存儲(chǔ)器的半導(dǎo)體器件1100。

控制器1200可以控制半導(dǎo)體器件1100的整體操作?？刂破?200可以響應(yīng)于從主機(jī)(未示出)接收到的命令將用于控制半導(dǎo)體器件1100的命令CMD和地址ADD傳輸至半導(dǎo)體器件1100?？刂破?200可以將數(shù)據(jù)DATA傳輸至半導(dǎo)體器件1100，和/或從半導(dǎo)體器件1100接收數(shù)據(jù)DATA。

例如，主機(jī)可以通過使用諸如外圍部件互聯(lián)-高速(PCI-E)、高級(jí)技術(shù)附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行連接SCSI(SAS)協(xié)議的接口協(xié)議來與半導(dǎo)體系統(tǒng)1000通信。

參照?qǐng)D2，根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體器件1100可以包括儲(chǔ)存數(shù)據(jù)的存儲(chǔ)單元陣列1101、執(zhí)行存儲(chǔ)單元陣列1101的例如諸如編程操作、讀取操作和/或擦除操作的操作的外圍電路1201以及控制外圍電路1201的控制電路1301。

存儲(chǔ)單元陣列1101可以包括多個(gè)存儲(chǔ)塊，每個(gè)存儲(chǔ)塊可以包括多個(gè)存儲(chǔ)單元。存儲(chǔ)塊可以彼此相同地配置。每個(gè)存儲(chǔ)塊可以包括配置成3-D結(jié)構(gòu)的多個(gè)存儲(chǔ)單元。

外圍電路1201可以包括電壓發(fā)生電路21、行解碼器22、頁緩沖器23、列解碼器24和輸入/輸出電路25。

電壓發(fā)生電路21可以產(chǎn)生一個(gè)或更多個(gè)操作電壓。電壓發(fā)生電路21可以產(chǎn)生具有各種電平的多個(gè)操作電壓。一個(gè)或更多個(gè)操作電壓可以由電壓發(fā)生電路21響應(yīng)于從控制電路1301接收到的操作信號(hào)OP_CMD而產(chǎn)生。操作信號(hào)OP_CMD可以包括例如編程操作信號(hào)、讀取操作信號(hào)和/或擦除操作信號(hào)。例如，如果編程操作信號(hào)被施加至電壓發(fā)生電路21，則電壓發(fā)生電路21可以產(chǎn)生與編程操作相關(guān)的多個(gè)操作電壓，諸如編程電壓Vpgm和通過電壓Vpass。如果施加讀取操作信號(hào)，則電壓發(fā)生電路21可以產(chǎn)生與讀取操作相關(guān)的多個(gè)操作電壓，例如，諸如讀取電壓Vread和通過電壓Vpass。如果施加擦除操作信號(hào)，則電壓發(fā)生電路21可以產(chǎn)生與擦除操作相關(guān)的多個(gè)操作電壓，例如，諸如擦除電壓Verase和通過電壓Vpass。

行解碼器22可以響應(yīng)于行地址RADD選擇包括在存儲(chǔ)單元陣列1101中的存儲(chǔ)塊中的一個(gè)，以將操作電壓傳輸至與選中存儲(chǔ)塊連接的局部線。例如，局部線可以包括字線 WL、漏極選擇線DSL和源極選擇線SSL。

頁緩沖器23可以經(jīng)由多個(gè)位線BL連接至存儲(chǔ)塊。在編程操作、讀取操作或擦除操作中，頁緩沖器23可以響應(yīng)于頁緩沖器控制信號(hào)PBSIGNALS向選中儲(chǔ)存塊傳輸數(shù)據(jù)和/或從選中存儲(chǔ)塊接收數(shù)據(jù)，以及可以任意地儲(chǔ)存數(shù)據(jù)。

列解碼器24可以響應(yīng)于列地址CADD向頁緩沖器23傳輸數(shù)據(jù)DATA，和/或從頁緩沖器23接收數(shù)據(jù)DATA。

輸入/輸出電路25可以向控制電路1301傳輸從外部設(shè)備接收到的命令信號(hào)CMD和地址ADD。輸入/輸出電路25可以將從外部設(shè)備接收到的數(shù)據(jù)DATA傳輸至列解碼器24。輸入/輸出電路25可以將從列解碼器24接收到的數(shù)據(jù)DATA傳輸至外部設(shè)備。輸入/輸出電路25可以將從列解碼器24接收到的數(shù)據(jù)DATA傳輸至控制電路1301。

控制電路1301可以響應(yīng)于命令CMD和地址ADD輸出操作信號(hào)OP_CMD、行地址RADD、頁緩沖器控制信號(hào)PBSIGNALS和列地址CADD，用于控制外圍電路1201。

參照?qǐng)D3，根據(jù)本發(fā)明的實(shí)施例，圖2的3-D半導(dǎo)體器件的存儲(chǔ)塊可以包括多個(gè)串ST，每個(gè)串ST以“U”形配置。每個(gè)串ST可以包括第一垂直插塞VP1、第二垂直插塞VP2以及將第一垂直插塞VP1和第二垂直插塞VP2的下部彼此連接的管道晶體管Ptr。第一垂直插塞VP1和第二垂直插塞VP2是在垂直于由x方向和y方向限定的平面的z方向上延伸的細(xì)長(伸長)結(jié)構(gòu)。第一垂直插塞VP1可以形成在管道晶體管Ptr的漏極區(qū)域中，第二垂直插塞VP2可以形成在管道晶體管Ptr的源極區(qū)域中。第一垂直插塞VP1可以連接至位線BL。第二垂直插塞VP2可以連接至源極線SL。例如，漏極接觸焊盤DP可以形成在第一垂直插塞VP1的頂表面上，接觸插塞CP可以形成在漏極接觸焊盤DP的頂表面上，位線BL可以形成在接觸插塞CP的頂表面上。漏極接觸焊盤DP和接觸插塞CP可以由導(dǎo)電材料形成，使得第一垂直插塞VP1和位線BL可以彼此電連接。第一垂直插塞VP1和第二垂直插塞VP2中的每個(gè)可以包括存儲(chǔ)層。位線BL可以形成在接觸插塞CP的頂表面上。源極線SL可以形成在第二垂直插塞VP2的頂表面上。

將如下來詳細(xì)地描述具有上述3-D結(jié)構(gòu)的存儲(chǔ)塊。

多個(gè)位線BL可以形成在各個(gè)第一垂直插塞VP1的頂表面上。每個(gè)位線BL可以具有沿著x方向延伸的細(xì)長(伸長)結(jié)構(gòu)。多個(gè)位線BL可以沿著y方向以規(guī)則間距間隔開并相互平行。每個(gè)源極線SL可以形成在兩個(gè)相鄰的串ST的第二垂直插塞VP2的頂部上，并且可以沿著y方向延伸。多個(gè)源極線SL可以沿著x方向以規(guī)則間距相互平行地布置。

每個(gè)串ST可以包括管道晶體管Ptr、分別連接至管道晶體管Ptr的兩端的成對(duì)的存儲(chǔ)單元組C1和C2以及連接至各個(gè)存儲(chǔ)單元組C1和C2的漏極選擇晶體管DST和源極 選擇晶體管SST。存儲(chǔ)單元組C1和漏極選擇晶體管DST可以包括在第一垂直插塞VP1的內(nèi)部，而存儲(chǔ)單元組C2和源極選擇晶體管SST可以包括在第二垂直插塞VP2的內(nèi)部。

管道晶體管Ptr可以被管道柵PG包圍。例如，管道柵PG可以包括在襯底101上形成的第一管道柵PG1和在第一管道柵PG1的頂表面上形成的第二管道柵PG2。管道晶體管Ptr可以形成在第一管道柵PG1的內(nèi)部。第一垂直插塞VP1和第二垂直插塞VP2可以通過穿過第二管道柵PG2而連接至管道晶體管Ptr。

成對(duì)的存儲(chǔ)單元組C1和C2可以包括在第一垂直插塞VP1中形成的第一存儲(chǔ)單元C1和在第二垂直插塞VP2中形成的第二存儲(chǔ)單元C2。例如，第一垂直插塞VP1和第二垂直插塞VP2可以包括垂直溝道層VCL和存儲(chǔ)層ML。存儲(chǔ)層可以包括隧道絕緣層、電荷捕獲層和阻擋層。例如，垂直溝道層可以垂直地形成在第一垂直插塞VP1和第二垂直插塞VP2的內(nèi)部。隧道絕緣層可以形成為包圍垂直溝道層。電荷捕獲層可以形成為包圍隧道絕緣層。阻擋層可以形成為包圍電荷捕獲層。例如，阻擋層可以形成在第一垂直插塞VP1和第二垂直插塞VP2的最外側(cè)。當(dāng)垂直溝道層以管狀形成時(shí)，垂直絕緣層VIS可以進(jìn)一步形成在垂直溝道層的內(nèi)部。為了改善漏極選擇晶體管DST和源極選擇晶體管SST的電特性，可以將其中形成有漏極選擇晶體管DST和源極選擇晶體管SST的區(qū)域中的垂直絕緣層VIS的部分從其去除，并且可以在其中垂直絕緣層VIS的部分被去除的區(qū)域中填充導(dǎo)電層127。

字線WL可以層疊在第二管道柵PG2之上，并且可以沿著z方向以規(guī)則間距間隔開。換言之，字線可以以預(yù)設(shè)距離彼此間隔開。漏極選擇線DSL和源極選擇線SSL可以層疊在字線WL之上。字線WL、漏極選擇線DSL和源極選擇線SSL可以由在U形串ST的中心處形成的縫隙SLT分隔開。縫隙SLT可以是垂直縫隙，即，垂直于由x和y方向限定的平面而沿著由z和y方向限定的平面延伸。例如，字線WL可以由縫隙SLT分隔成連接至第一垂直插塞VP1的第一組字線和連接至第二垂直插塞VP2的第二組字線。漏極選擇線DSL和源極選擇線SSL也可以由縫隙SLT彼此分隔開。例如，漏極選擇線DSL可以連接至第一垂直插塞VP1，源極選擇線SSL可以連接至第二垂直插塞VP2。例如，漏極選擇線DSL和源極選擇線SSL可以形成在同一層中(例如，在同一水平)，同時(shí)由縫隙SLT彼此分隔開。

焊盤DP、接觸插塞CP和位線BL可以以命名的順序?qū)盈B在第一垂直接觸插塞VP1的頂表面上。焊盤DP可以形成以防止接觸插塞CP和第一垂直插塞VP1之間的錯(cuò)位。為此，例如，焊盤DP可以形成為具有比第一垂直插塞VP1和接觸插塞CP寬的寬度。

源極線SL可以形成在第二垂直插塞VP2的頂表面上。源極線SL可以形成在兩個(gè)相鄰的串ST的兩個(gè)第二垂直插塞的頂表面上。源極線SL可以以沿y方向延伸的細(xì)長形狀或線狀形成。多個(gè)源極線SL和漏極接觸插塞DP可以形成在從管道晶體管Ptr開始的 相同水平或高度處。

如上所述，第一垂直插塞VP1和第二垂直插塞VP2可以通過管道晶體管Ptr而配置成“U”形，因此位線BL和源極線SL之間的長度可以增加。因此，漏極區(qū)域和源極區(qū)域之間可以發(fā)生電特性的差異。為了減小電特性的差異，第一垂直插塞VP1和第二垂直插塞VP2的寬度可以形成為彼此不同。將如下來詳細(xì)地描述第一垂直插塞VP1和第二垂直插塞VP2的寬度。

圖4是圖示根據(jù)本公開的實(shí)施例的同一串的兩個(gè)垂直插塞的圖3的3-D半導(dǎo)體器件的局部放大圖。

參照?qǐng)D4，第一垂直插塞VP1和第二垂直插塞VP2可以形成在管道晶體管Ptr的頂表面上。第一垂直插塞VP1和第二垂直插塞VP2可以具有彼此不同的橫截面。第一垂直插塞VP1和第二垂直插塞VP2可以具有彼此不同的寬度(或直徑)。例如，第一垂直插塞VP1和第二垂直插塞VP2的寬度可以基于第一垂直插塞VP1與第二垂直插塞VP2之間的編程干擾的差異或者編程操作或擦除操作的速度之間的差異來進(jìn)行調(diào)整。更具體地，第一垂直插塞VP1和第二垂直插塞VP2可以形成為使得：在第一垂直插塞VP1與第二垂直插塞VP2之中，具有弱編程干擾或者慢編程操作速度或擦除操作速度的一個(gè)垂直插塞的寬度可以比另一個(gè)垂直插塞的寬度窄。如果垂直插塞的寬度小，則可以減小其中存儲(chǔ)單元和字線WL彼此相鄰的區(qū)域的面積，并因此，編程操作可以通過使用低編程電壓來執(zhí)行。例如，如果假設(shè)第一垂直插塞VP1具有第一寬度W1并具有比第二垂直插塞VP2低的編程干擾，則第二垂直插塞VP2可以形成為具有比第一寬度W1寬的第二寬度W2。第二寬度W2可以設(shè)定為比管道晶體管Ptr的短軸(y方向)的長度Ly窄。例如，第二寬度W2可以設(shè)定為比第一寬度W1寬，且比管道晶體管Ptr的短軸的長度Ly窄。

將如下來詳細(xì)地描述第一垂直插塞VP1和第二垂直插塞VP2的橫截面(在x-y方向)。

圖5是圖示根據(jù)本公開的實(shí)施例的圖4的垂直插塞的示例性結(jié)構(gòu)的剖視圖。

參照?qǐng)D5，第一垂直插塞VP1和第二垂直插塞VP2可以分別包括存儲(chǔ)層MMR、垂直溝道層VCH和垂直絕緣層VIS。例如，垂直絕緣層VIS可以形成在第一垂直插塞VP1和第二垂直插塞VP2中的每個(gè)的中心處。垂直溝道層VCH可以形成為包圍垂直絕緣層VIS。存儲(chǔ)層MMR可以形成為包圍垂直溝道層VCH。存儲(chǔ)層MMR可以包括阻擋層M1、電荷捕獲層M2和隧道絕緣層M3。阻擋層M1可以是存儲(chǔ)層MMR的最外層。隧道絕緣層M3可以是存儲(chǔ)層MMR的最內(nèi)層。電荷捕獲層M2可以是在阻擋層M1和隧道絕緣層M3之間形成的中間層。各存儲(chǔ)層可以自最外層的阻擋層開始順序地形成。阻 擋層M1和隧道絕緣層M3可以由氧化物材料形成。電荷捕獲層M2可以由氮化物材料形成。垂直溝道層VCH可以由摻雜多晶硅形成。垂直絕緣層VIS可以由氧化物材料形成。第一垂直插塞VP1可以形成為具有第一寬度W1，因此，形成在第一垂直插塞VP1中的電荷捕獲層M2的周長可以小于形成在第二垂直插塞VP2中的電荷捕獲層M2的周長。因此，當(dāng)?shù)谝淮怪辈迦鸙P1中包括的存儲(chǔ)單元和第二垂直插塞VP2中包括的存儲(chǔ)單元編程為具有相同的目標(biāo)電壓時(shí)，第一垂直插塞VP1中包括的存儲(chǔ)單元可以編程為具有比第二垂直插塞VP2中包括的存儲(chǔ)單元低的編程電壓。

當(dāng)執(zhí)行測(cè)試操作時(shí)，可以確定第一垂直插塞VP1和第二垂直插塞VP2的編程干擾或者對(duì)第一垂直插塞VP1和第二垂直插塞VP2執(zhí)行的編程操作或擦除操作的速度。因此，第一垂直插塞VP1和第二垂直插塞VP2的寬度可以根據(jù)測(cè)試結(jié)果來確定。第一垂直插塞VP1和第二垂直插塞VP2以及管道晶體管Ptr的配置或布局可以變化。

例如，參照?qǐng)D6，根據(jù)本公開的實(shí)施例，提供了管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。

管道晶體管Ptr可以沿著由x和y方向限定的平面以矩陣形式布置。每個(gè)管道晶體管Ptr可以具有細(xì)長形狀，其具有沿x方向的長軸和沿y方向的短軸。例如，每個(gè)管道晶體管Ptr的長軸可以在x方向延伸，并平行于多個(gè)字線。第一垂直插塞VP1可以形成在管道晶體管Ptr的漏極區(qū)域DR中。第二垂直插塞VP2可以形成在管道晶體管Ptr的源極區(qū)域SR中。在y方向上彼此相鄰的串可以彼此相同地配置。在x方向上彼此相鄰的串可以彼此對(duì)稱地配置。例如，管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶體管Ptr的源極區(qū)域SR可以沿x方向彼此相鄰。在圖6所示的布局中，第一垂直插塞VP1可以形成為具有第一寬度W1，第二垂直插塞VP2可以形成為具有比第一寬度W1寬的第二寬度W2。第二寬度W2可以設(shè)定為比管道晶體管Ptr的短軸的長度Ly窄。

參照?qǐng)D7，根據(jù)本公開的另一實(shí)施例，提供了管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。

管道晶體管Ptr可以沿著由x和y方向限定的平面以矩陣形式布置。例如，每個(gè)管道晶體管Ptr的長軸可以在x方向延伸，并平行于字線延伸。第一垂直插塞VP1可以形成在管道晶體管Ptr的漏極區(qū)域DR中。第二垂直插塞VP2可以形成在管道晶體管Ptr的源極區(qū)域SR中。在y方向上彼此相鄰的串可以彼此相同地配置。在x方向彼此相鄰的串可以彼此對(duì)稱地配置。例如，管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶體管Ptr的源極區(qū)域SR可以彼此相鄰。在圖7所示的布局中，第二垂直插塞VP2可以形成為具有第一寬度W1，第一垂直插塞VP1可以形成為具有比第一寬度W1寬的第二寬度W2。第二寬度W2可以設(shè)定為比管道晶體管Ptr的短 軸的長度Ly窄。

參照?qǐng)D8，根據(jù)本公開的又一實(shí)施例，提供了管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。

管道晶體管Ptr可以沿著由x和y方向限定的平面以矩陣形式布置，并形成為相對(duì)于x軸以相同的角度傾斜。例如，每個(gè)管道晶體管Ptr的長軸可以在與字線相交的方向上延伸，字線在x方向上延伸。第一垂直插塞VP1可以形成在管道晶體管Ptr的漏極區(qū)域DR中。第二垂直插塞VP2可以形成在管道晶體管Ptr的源極區(qū)域SR中。在x和y方向中的每個(gè)方向上彼此相鄰的串可以彼此相同地配置。例如，管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶體管Ptr的源極區(qū)域SR可以彼此相鄰。在圖8所示的布局中，第一垂直插塞VP1可以形成為具有第一寬度W1，第二垂直插塞VP2可以形成為具有比第一寬度W1寬的第二寬度W2。第二寬度W2可以設(shè)定為比管道晶體管Ptr的短軸的長度Ly窄。

參照?qǐng)D9，根據(jù)本公開的又一實(shí)施例，提供了管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2的布局。

管道晶體管Ptr可以沿著由x和y方向限定的平面以矩陣形式布置，并相對(duì)于y軸彼此對(duì)稱地形成。例如，每個(gè)管道晶體管Ptr的長軸可以在與字線相交的方向上延伸，字線在x方向上延伸。第一垂直插塞VP1可以形成在管道晶體管Ptr的漏極區(qū)域DR中。第二垂直插塞VP2可以形成在管道晶體管Ptr的源極區(qū)域SR中。在y方向上彼此相鄰的串可以彼此相同地配置。在x方向上彼此相鄰的串可以對(duì)稱地配置。例如，管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以布置成使得管道晶體管Ptr的源極區(qū)域SR可以彼此相鄰。在圖9所示的布局中，第一垂直插塞VP1可以形成為具有第一寬度W1，第二垂直插塞VP2可以形成為具有比第一寬度W1寬的第二寬度W2。第二寬度W2可以設(shè)定為比管道晶體管Ptr的短軸的長度Ly窄。

然而，應(yīng)注意的是，本發(fā)明不限于圖6至圖9中所描述的布局，管道晶體管Ptr以及第一垂直插塞VP1和第二垂直插塞VP2可以以其他各種方式布置。

圖10A至圖10M是圖示根據(jù)本公開的實(shí)施例的3-D半導(dǎo)體器件的制造方法的剖視圖。下文中，在實(shí)施例中，將對(duì)第二垂直插塞的寬度形成為比第一垂直插塞的寬度寬的結(jié)構(gòu)進(jìn)行描述。

參照?qǐng)D10A，可以在襯底101上形成第一層間絕緣層103，襯底101中可以限定有管道區(qū)。之后，可以在第一層間絕緣層103上形成其中嵌入有第一犧牲層107的管道柵PG?？梢孕纬傻谝粚娱g絕緣層103，以將管道柵PG與襯底101絕緣。第一層間絕緣層103可以由二氧化硅(SiO₂)材料形成。管道柵PG可以包括用于第一管道柵PG1的第 一導(dǎo)電層105和用于第二管道柵PG2的第二導(dǎo)電層109。更具體地，可以在第一層間絕緣層103的頂表面上形成第一導(dǎo)電層105。在形成第一導(dǎo)電層105后，可以刻蝕在管道區(qū)中形成的第一導(dǎo)電層105的部分，使得多個(gè)溝槽T可以形成在第一導(dǎo)電層105的內(nèi)部。之后，可以將第一犧牲層107填充在溝槽T中。第一犧牲層107可以由二氧化硅(SiO₂)材料形成。隨后，可以在其中形成有第一犧牲層107的整個(gè)結(jié)構(gòu)的頂表面上形成第二導(dǎo)電層109。第一導(dǎo)電層105和第二導(dǎo)電層109可以由多晶硅材料形成。

參照?qǐng)D10B，可以在其中形成有第二導(dǎo)電層109的整個(gè)結(jié)構(gòu)的頂表面上交替層疊多個(gè)第二層間絕緣層111a至111j和多個(gè)第二犧牲層113a至113j，由此形成第一層疊結(jié)構(gòu)ML1。可以在其中要形成字線的區(qū)域中形成第二犧牲層113a至113g，以及可以在其中要形成虛設(shè)字線的區(qū)域中形成第二犧牲層113a至113g中的一些。可以在其中要形成漏極選擇線或源極選擇線的區(qū)域中形成第二犧牲層113h至113j。第二層間絕緣層111a可以先于第二犧牲層113a而形成?？梢栽诘谝粚盈B結(jié)構(gòu)ML1的最上層上形成第三層間絕緣層115。多個(gè)第二層間絕緣層111a至111j和第三層間絕緣層115可以由二氧化硅材料形成。多個(gè)第二犧牲層113a至113j可以由多晶硅材料形成?？梢愿鶕?jù)要被層疊的存儲(chǔ)單元的數(shù)量來調(diào)整層疊的第二犧牲層113a至113j的數(shù)量。

隨后，可以在第一層疊結(jié)構(gòu)ML1的頂表面上形成硬掩模層117。硬掩模層117可以優(yōu)選地由相對(duì)于多個(gè)第二層間絕緣層111a至111j、多個(gè)第二犧牲層113a至113j和第三層間絕緣層115具有刻蝕選擇性的材料形成。例如，硬掩模層117可以由氮化硅(SiN)材料形成。

參照?qǐng)D10C，可以在硬掩模層117中形成用于暴露第一層疊結(jié)構(gòu)ML1的其處要形成第一垂直孔H1和第二垂直孔H2的部分的開口?？梢愿鶕?jù)硬掩模層117的開口來確定之后要形成的第一垂直孔H1和第二垂直孔H2的寬度。在這種情況下，其中要形成第二垂直孔H2的區(qū)域中的開口可以形成為比其中要形成第一垂直孔H1的區(qū)域中的開口寬。然而，第一垂直孔H1和第二垂直孔H2的寬度可以變化。隨后，可以執(zhí)行刻蝕工藝來去除經(jīng)由硬掩模層117的開口而暴露的第一層疊結(jié)構(gòu)ML1和第二導(dǎo)電層109。通過刻蝕工藝可以形成垂直地穿過第一層疊結(jié)構(gòu)ML1和第二導(dǎo)電層109的第一垂直孔H1和第二垂直孔H2。例如，第一垂直孔H1可以具有第一寬度W1，第二垂直孔H2可以具有比第一寬度W1寬的第二寬度。

參照?qǐng)D10D，可以沿著第一垂直孔H1和第二垂直孔H2的側(cè)壁形成保護(hù)層119。保護(hù)層119可以優(yōu)選地由相對(duì)于第一犧牲層107、第二層間絕緣層111a至111j和第三層間絕緣層115具有刻蝕選擇性的材料形成。如同硬掩模層117，保護(hù)層119可以由氮化物材料形成。在這種情況下，保護(hù)層119可以形成為比硬掩模層117薄，從而防止硬掩模層117在后續(xù)的去除保護(hù)層119的工藝中被完全去除。

參照?qǐng)D10E，可以通過使用能夠選擇性刻蝕第一犧牲層107的刻蝕材料將第一犧牲層107去除來使溝槽敞開。在這種情況下，盡管第二層間絕緣層111a至111j和第三層間絕緣層115可以由與第一犧牲層107相同的材料形成，但是可以由保護(hù)層119來保護(hù)第二層間絕緣層111a至111j和第三層間絕緣層115。同時(shí)，由相對(duì)于第一犧牲層107具有刻蝕選擇性的材料形成的硬掩模層117可以在去除第一犧牲層107的工藝中保持不被去除。當(dāng)?shù)谝粻奚鼘?07可以由相對(duì)于第二層間絕緣層111a至111j和第三層間絕緣層115具有刻蝕選擇性的材料形成時(shí)，可以省略形成保護(hù)層119的工藝。

參照?qǐng)D10F，可以通過使用能夠選擇性刻蝕保護(hù)層119的刻蝕材料將保護(hù)層119去除來暴露第一垂直孔H1和第二垂直孔H2的側(cè)壁。在這種情況下，可以去除硬掩模層117的由與保護(hù)層119相同的材料形成的部分。然而，可以將硬掩模層117形成為比保護(hù)層119厚。因此，硬掩模層117可以不被完全去除。

參照?qǐng)D10G，可以沿著包括溝槽T以及第一垂直孔H1和第二垂直孔H2的內(nèi)表面的整個(gè)結(jié)構(gòu)的表面形成存儲(chǔ)層MMR。每個(gè)存儲(chǔ)層MMR可以包括阻擋層M1、電荷捕獲層M2和隧道絕緣層M3。電荷捕獲層M2可以是其中可以捕獲電荷的氮化硅層(SiN)、二氧化鉿層(HfO₂)或二氧化鋯層(ZrO₂)。阻擋層M1和隧道絕緣層M3可以由二氧化硅材料形成。

隨后，可以沿著包括存儲(chǔ)層MMR的整個(gè)結(jié)構(gòu)的表面形成“U”形垂直溝道層VCH。垂直溝道層VCH可以是由硅材料形成的半導(dǎo)體層?？梢匝刂鎯?chǔ)層MMR的表面形成，或者沿著溝槽T以及第一垂直孔H1和第二垂直孔H2的其上可涂覆有存儲(chǔ)層MMR的內(nèi)表面形成垂直溝道層VCH。在垂直溝道層VCH之中，沿著第一垂直孔H1的內(nèi)表面形成的垂直溝道層可以被稱為第一垂直溝道層，沿著第二垂直孔H2的內(nèi)表面形成的垂直溝道層可以被稱為第二垂直溝道層。此外，沿著溝槽T的內(nèi)表面形成的垂直溝道層可以形成為管道溝道層。如果沿著存儲(chǔ)層MMR的表面形成“U”形垂直溝道層VCH，則可以將垂直絕緣層VIS填充在其上可涂覆有“U”垂直溝道層VCH的溝槽T以及第一垂直孔H1和第二垂直孔H2中。垂直絕緣層VIS可以優(yōu)選地由具有高流動(dòng)性的絕緣材料形成，以被無任何空隙地填充在第一垂直孔H1和第二垂直孔H2中以及溝槽T(形成在第一導(dǎo)電層105中)中。例如，垂直絕緣層VIS可以由氧化物或聚硅氮烷(PSZ)材料形成。隨后，可以通過執(zhí)行平坦化工藝來將垂直絕緣層VIS的頂表面平坦化。當(dāng)垂直溝道層VCH被暴露時(shí)，可以停止平坦化工藝?？梢允褂没瘜W(xué)機(jī)械拋光方案來執(zhí)行平坦化工藝。因此，可以形成包括存儲(chǔ)層MMR和垂直絕緣層VIS的第一垂直插塞VP1和第二垂直插塞VP2。

參照?qǐng)D10H，可以通過去除硬掩模層117以及部分地刻蝕經(jīng)由第一垂直孔H1和第二垂直孔H2暴露的垂直絕緣層VIS，來進(jìn)一步執(zhí)行使垂直絕緣層VIS的高度低于第一 層疊結(jié)構(gòu)ML1的高度的工藝。之后，可以將導(dǎo)電層127填充在垂直絕緣層VIS可被去除的區(qū)域中。導(dǎo)電層127可以由摻雜多晶硅材料形成。

可以使導(dǎo)電層127與垂直溝道層VCH的上側(cè)壁接觸?？梢孕纬蓪?dǎo)電層127以提高串的溝道電阻。包括摻雜劑的種類、濃度等的條件可以變化。

參照?qǐng)D10I，可以通過部分地刻蝕第一層疊結(jié)構(gòu)ML1的在第一垂直插塞VP1和第二垂直插塞VP2之間的部分來形成垂直地穿過第一層疊結(jié)構(gòu)ML1的縫隙SLT?？梢孕纬煽p隙SLT，使得第二導(dǎo)電層109可以被暴露。

參照?qǐng)D10J，可以去除第二犧牲層113a至113j。由于可以經(jīng)由縫隙SLT的內(nèi)部暴露第二犧牲層113a至113j，因此可以使用刻蝕劑通過執(zhí)行濕刻蝕工藝來去除第二犧牲層113a至113j，與對(duì)第二層間絕緣層111a至111j的刻蝕速度相比，刻蝕劑對(duì)第二犧牲層113a至113j具有更快的刻蝕速度。如果第二犧牲層113a至113j被去除，則可以在第二層間絕緣層111a至111j之間形成凹進(jìn)RC。

參照?qǐng)D10K，可以將第三導(dǎo)電層130a至130j填充在凹進(jìn)RC中，由此形成具有第二層間絕緣層111a至111j與第三導(dǎo)電層130a至130j的多個(gè)交替層的第二層疊結(jié)構(gòu)ML2。隨后，可以去除第三導(dǎo)電層130a至130j之中的在縫隙SLT內(nèi)部形成的第三導(dǎo)電層，并且可以將間隙填充絕緣層129填充在縫隙SLT中。間隙填充絕緣層129可以優(yōu)選地由具有高流動(dòng)性的絕緣材料形成，以被無任何空隙地填充在具有高縱橫比的縫隙SLT中。例如，間隙填充絕緣層129可以由聚硅氮烷材料形成。

參照?qǐng)D10L，可以在整個(gè)結(jié)構(gòu)上形成第四層間絕緣層131。第四層間絕緣層131可以由二氧化硅材料形成?？梢酝ㄟ^去除第四層間絕緣層131的部分來暴露第一垂直插塞VP1和第二垂直插塞VP2的頂表面?？梢酝ㄟ^在暴露區(qū)域中填充導(dǎo)電材料來形成漏極焊盤DP和源極線SL。用于漏極焊盤DP和源極線SL的導(dǎo)電材料可以由多晶硅材料、金屬材料或其層疊形成。

參照?qǐng)D10M，可以在其中可形成有焊盤DP和源極線SL的整個(gè)結(jié)構(gòu)上形成第五層間絕緣層135。第五層間絕緣層135可以由二氧化硅材料形成?？梢酝ㄟ^刻蝕第五層間絕緣層135的部分來形成暴露各個(gè)焊盤DP的接觸孔H3。接觸孔H3的寬度可以形成為比焊盤DP的寬度窄。可以通過在接觸孔H3中填充導(dǎo)電材料來形成接觸插塞CP。用于接觸插塞CP的導(dǎo)電材料可以由多晶硅材料或金屬材料形成。隨后，可以在其中形成有接觸插塞CP的整個(gè)結(jié)構(gòu)上形成導(dǎo)電圖案，由此形成位線BL。

圖11是圖示根據(jù)本公開的實(shí)施例的包括半導(dǎo)體器件的固態(tài)驅(qū)動(dòng)器(SSD)的框圖。

參照?qǐng)D11，SSD設(shè)備2000可以包括主機(jī)2100和SSD 2200。SSD 2200可以包括SSD控制器2210、緩沖存儲(chǔ)器2220和半導(dǎo)體器件1100。

SSD控制器2210可以提供主機(jī)2100與SSD 2200之間的物理互連。例如，SSD控制器2210可以對(duì)應(yīng)于主機(jī)2100的總線格式來提供SSD 2200與主機(jī)2100之間的接口。具體地，SSD控制器2210可以對(duì)從主機(jī)2100提供的命令解碼。根據(jù)解碼命令，SSD控制器2210可以訪問半導(dǎo)體器件1100。主機(jī)2100的總線格式可以例如包括通用串行總線(USB)、小型計(jì)算機(jī)系統(tǒng)接口(SCSI)、PCI高速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行連接SCSI(SAS)等。

緩沖存儲(chǔ)器2220可以暫時(shí)儲(chǔ)存從主機(jī)2100提供的編程數(shù)據(jù)或者從半導(dǎo)體器件1100讀出的數(shù)據(jù)。當(dāng)存在于半導(dǎo)體器件1100中的數(shù)據(jù)可以應(yīng)主機(jī)2100的讀取請(qǐng)求被高速緩存時(shí)，緩沖存儲(chǔ)器2220可以支持高速緩存功能，以直接將高速緩存的數(shù)據(jù)提供給主機(jī)2100。通常，主機(jī)2100的總線格式(例如，SATA或SAS)的數(shù)據(jù)傳輸速度可以高于SSD 2200的存儲(chǔ)器溝道的數(shù)據(jù)傳輸速度。例如，當(dāng)主機(jī)2100的接口速度(interface speed)可以比SSD 2200的存儲(chǔ)器溝道的傳輸速度快時(shí)，可以提供具有大儲(chǔ)存容量的緩沖存儲(chǔ)器2200，由此使由于速度差異導(dǎo)致的性能劣化最小化。緩沖存儲(chǔ)器2220可以提供為同步DRAM，從而為用作大容量輔助儲(chǔ)存設(shè)備的SSD 2200提供足夠的緩沖。

半導(dǎo)體器件1100可以提供為SSD 2200的儲(chǔ)存介質(zhì)。例如，如圖1所示，半導(dǎo)體器件1100可以提供為具有大儲(chǔ)存容量的非易失性存儲(chǔ)器件。在實(shí)施例中，半導(dǎo)體器件可以提供為NAND閃速存儲(chǔ)器。可以使用其他非易失性存儲(chǔ)器件。

參照?qǐng)D12，根據(jù)本公開的實(shí)施例的存儲(chǔ)系統(tǒng)3000可以包括存儲(chǔ)器控制器3100和半導(dǎo)體器件1100。

半導(dǎo)體器件1100可以配置為與圖2的半導(dǎo)體器件基本上相同，因此將省略對(duì)半導(dǎo)體器件1100的詳細(xì)描述。

存儲(chǔ)器控制器3100可以配置為控制半導(dǎo)體器件1100。SRAM 3110可以用作CPU 3120的工作存儲(chǔ)器。主機(jī)接口(主機(jī)I/F)可以提供有耦接至存儲(chǔ)系統(tǒng)3000的主機(jī)的數(shù)據(jù)交換協(xié)議。在存儲(chǔ)器控制器3100中設(shè)置的錯(cuò)誤校正電路(ECC)3140可以檢測(cè)并校正從半導(dǎo)體器件1100讀出的數(shù)據(jù)中包括的錯(cuò)誤。半導(dǎo)體接口(半導(dǎo)體I/F)可以與半導(dǎo)體器件1100接口。CPU 3120可以對(duì)存儲(chǔ)器控制器3100的數(shù)據(jù)交換執(zhí)行控制操作。盡管在圖12中未示出，但存儲(chǔ)系統(tǒng)3000還可以包括儲(chǔ)存與主機(jī)接口的編碼數(shù)據(jù)的ROM(未示出)。

存儲(chǔ)系統(tǒng)3000可被應(yīng)用至計(jì)算機(jī)、超級(jí)移動(dòng)PC(UMPC)、工作站、上網(wǎng)本、個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、網(wǎng)絡(luò)平板電腦、無線電話、移動(dòng)電話、智能電話、數(shù)字照相機(jī)、數(shù)字錄音機(jī)、數(shù)字音頻播放器、數(shù)字錄像機(jī)、數(shù)字圖像播放器、能夠在無線環(huán)境傳輸/接收信息的裝置以及構(gòu)成家庭網(wǎng)絡(luò)的各種電子器件之一。

參照?qǐng)D13，根據(jù)本公開的實(shí)施例的計(jì)算系統(tǒng)4000可以包括半導(dǎo)體器件1100。計(jì)算系統(tǒng)4000可以包括存儲(chǔ)器控制器4100、調(diào)制解調(diào)器4200、微處理器4400和用戶接口4500，它們?nèi)侩婑罱又量偩€4300。當(dāng)計(jì)算系統(tǒng)4000可以是移動(dòng)設(shè)備時(shí)，可以在計(jì)算系統(tǒng)4000中額外地提供用于供應(yīng)計(jì)算系統(tǒng)4000的操作電壓的電池4600。盡管圖13中未示出，但計(jì)算系統(tǒng)4000還可以包括應(yīng)用芯片組、相機(jī)圖像處理器(CIS)、移動(dòng)DRAM等。

半導(dǎo)體器件1100可以配置為與圖2的半導(dǎo)體器件基本上相同，因此將省略對(duì)半導(dǎo)體器件1100的詳細(xì)描述。

存儲(chǔ)器控制器4100和半導(dǎo)體器件1100可以構(gòu)成固態(tài)驅(qū)動(dòng)器/固態(tài)盤(SSD)。

半導(dǎo)體器件和存儲(chǔ)器控制器可以以各種形式來封裝。例如，半導(dǎo)體器件和存儲(chǔ)器控制器可以例如使用層疊封裝(PoP)、球柵陣列(BGA)、芯片級(jí)封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級(jí)封裝(SIP)、多芯片封裝(MCP)、晶片級(jí)制造封裝(WFP)、晶片級(jí)處理層疊封裝(WSP)等來封裝。

根據(jù)本公開，提供了一種半導(dǎo)體器件，該半導(dǎo)體器件具有與現(xiàn)有3-D結(jié)構(gòu)相比表現(xiàn)出改善的電特性的改善的3-D結(jié)構(gòu)。此外，本公開的3-D半導(dǎo)體器件的可靠性也可以由于改善的電特性而得到提高。

本文已公開了示例實(shí)施例，盡管采用了特定術(shù)語，但其僅以一般和描述性意義來使用和解釋，而非出于限制目的。在一些情況下，如自提交本申請(qǐng)之日起對(duì)本領(lǐng)域技術(shù)人員而言將顯而易見的是，結(jié)合特定實(shí)施例描述的特征、特性和/或元件可以單獨(dú)使用，或者可以與結(jié)合其他實(shí)施例描述的特征、特性和/或元件來組合使用，除非另外特別說明。因此，本領(lǐng)域技術(shù)人員將理解的是，可以在不背離如權(quán)利要求中所闡述的本公開的精神和/或范圍的情況下，進(jìn)行形式和細(xì)節(jié)上的各種改變。