本發(fā)明涉及半導體領域，尤其涉及一種半導體結構及其形成方法。

背景技術：

隨著半導體芯片的運用越來越廣泛，導致半導體芯片受到靜電損傷的因素也越來越多。在現有的芯片設計中，常采用靜電放電(esd，electrostaticdischarge)保護電路以減少芯片損傷?，F有的靜電放電保護電路的設計和應用包括：柵接地的n型場效應晶體管(gategroundednmos，簡稱ggnmos)保護電路、可控硅(siliconcontrolledrectifier，簡稱scr)保護電路、橫向擴散場效應晶體管(laterallydiffusedmos，簡稱ldmos)保護電路、雙極結型晶體管(bipolarjunctiontransistor，簡稱bjt)保護電路等。

隨著超大規(guī)模集成電路的發(fā)展趨勢，集成電路特征尺寸持續(xù)減小。平面柵接地的雙極結型晶體管已無法滿足技術需求，逐漸開始向具有更高功效的三維立體式的晶體管過渡，如引入鰭式場效應晶體管。

但是，即使在雙極結型晶體管中引入了鰭式場效應晶體管，現有技術的半導體器件的電學性能依舊較差。

技術實現要素：

本發(fā)明解決的問題是提供一種半導體結構及其形成方法，提高半導體器件的電學性能。

為解決上述問題，本發(fā)明提供一種半導體結構的形成方法。包括如下步驟：提供襯底，所述襯底包括第一區(qū)域、環(huán)繞所述第一區(qū)域且與所述第一區(qū)域相鄰的第二區(qū)域，以及環(huán)繞所述第二區(qū)域且與所述第二區(qū)域相鄰的第三區(qū)域，所述第一區(qū)域用于形成發(fā)射極，所述第二區(qū)域用于形成基極，所述第三區(qū)域用于形成集電極；刻蝕所述襯底，形成鰭部，所述第一區(qū)域的鰭部密度大于所述第二區(qū)域和第三區(qū)域的鰭部密度；在所述第一區(qū)域的鰭部內形成第一開口，所述第一開口垂直于所述襯底表面方向的剖面形狀為u形；在所述 第一開口中形成第一連接層；對所述第一連接層進行離子摻雜，以形成發(fā)射極；在第二區(qū)域的鰭部內形成基極；在第三區(qū)域的鰭部內形成集電極。

可選的，形成所述鰭部后，在所述第一區(qū)域的鰭部內形成第一開口之前，還包括：在所述第一區(qū)域以及第二區(qū)域的襯底內形成第一阱區(qū)；在所述第三區(qū)域的襯底內形成第二阱區(qū)，所述第二阱區(qū)的摻雜類型與所述第一阱區(qū)的摻雜類型不同。

可選的，所述第一阱區(qū)為n型阱區(qū)，所述第二阱區(qū)為p型阱區(qū)。

可選的，所述第一連接層的材料為sic或sicp。

可選的，在所述第一區(qū)域的鰭部內形成第一開口的步驟中，在所述第二區(qū)域的鰭部內形成第二開口；在所述第一開口中形成第一連接層的步驟中，在所述第二開口中形成第二連接層；在形成所述第一連接層和第二連接層之后，對所述第一連接層進行離子摻雜之前，還包括：在所述第三區(qū)域的鰭部內形成第三開口；在所述第三開口中形成第三連接層。

可選的，所述第二開口垂直于所述襯底表面方向的剖面形狀為u形；所述第二連接層的材料為sic或sicp。

可選的，所述第三開口垂直于所述襯底表面方向的剖面形狀為sigma形；所述第三連接層的材料為sige或sigeb。

可選的，在所述第二區(qū)域的鰭部內形成基極的步驟中，對所述第二連接層進行離子摻雜，以形成基極；在所述第三區(qū)域的鰭部內形成集電極的步驟中，對所述第三連接層進行離子摻雜，以形成集電極。

可選的，所述襯底用于形成pnp雙極結型晶體管，對所述第一連接層進行離子摻雜的工藝為p型離子摻雜工藝；對所述第二連接層進行離子摻雜的工藝為n型離子摻雜工藝；對所述第三連接層進行離子摻雜的工藝為p型離子摻雜工藝。

可選的，對所述第一連接層進行離子摻雜的工藝參數包括：摻雜的離子為磷離子、砷離子或銻離子，離子能量為1kev至30kev，離子劑量為1e15至8e15原子每平方厘米。

可選的，對所述第一連接層進行離子摻雜的步驟包括：在形成所述第一連接層的過程中進行原位自摻雜；或者，在形成所述第一連接層之后對所述第一連接層進行離子摻雜工藝。

可選的，形成所述第一連接層的工藝為化學氣相沉積外延生長法。

可選的，所述化學氣相沉積外延生長法的工藝參數包括：工藝溫度為500℃至950℃，工藝時間為100s至10000s，反應室氣壓為5torr至1000torr，預處理氣體氫氣，反應氣體為氯化氫、二氯二氫硅、硅烷中的一種氣體或多種構成的混合氣體。

相應的，本發(fā)明還提供一種采用上述方法形成的半導體結構，包括：襯底，所述襯底包括第一區(qū)域、環(huán)繞所述第一區(qū)域且與所述第一區(qū)域相鄰的第二區(qū)域，以及環(huán)繞所述第二區(qū)域且與述第二區(qū)域相鄰的第三區(qū)域，所述第一區(qū)域用于形成發(fā)射極，所述第二區(qū)域用于形成基極；所述第三區(qū)域用于形成集電極；鰭部，凸出于所述襯底表面，所述第一區(qū)域的鰭部密度大于所述第二區(qū)域和第三區(qū)域的鰭部密度；第一連接層，位于所述第一區(qū)域的鰭部內，所述第一連接層垂直于所述襯底表面方向的剖面形狀為u形；發(fā)射極，位于所述第一連接層內，所述發(fā)射極具有摻雜離子；基極，位于所述第二區(qū)域的鰭部內；集電極，位于所述第三區(qū)域的鰭部內。

可選的，所述半導體結構還包括：第一阱區(qū)，位于所述第一區(qū)域以及所述第二區(qū)域的襯底內；第二阱區(qū)，位于所述第三區(qū)域的襯底內。

可選的，所述第一阱區(qū)為n型阱區(qū)，所述第二阱區(qū)為p型阱區(qū)。

可選的，所述第一連接層的材料為sic或sicp。

可選的，所述半導體結構為pnp雙極結型晶體管，所述發(fā)射極的摻雜離子為p型離子；所述基極的摻雜離子為n型離子；所述集電極的摻雜離子為p型離子。

可選的，所述發(fā)射極的摻雜離子為磷離子、砷離子或銻離子，摻雜離子的濃度為1e15原子每立方厘米至8e15原子每立方厘米。

可選的，所述半導體結構還包括：位于所述第二區(qū)域的鰭部內的第二連 接層，所述第二連接層垂直于所述襯底表面方向的剖面形狀為u形，所述基極位于所述第二連接層內；位于所述第三區(qū)域的鰭部內的第三連接層，所述第三連接層垂直于所述襯底表面方向的剖面形狀為sigma形，所述集電極位于所述第三連接層內。

與現有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

由于所述第一區(qū)域的鰭部密度較大，鰭部與鰭部之間的距離較小，本發(fā)明通過形成垂直于所述襯底表面方向的剖面形狀為u形的第一連接層，避免所述第一連接層因側壁具有凸出形貌而發(fā)生互相連接，從而避免所述第一連接層的形貌對雙極結型晶體管的性能穩(wěn)定性造成不良影響，進而提高半導體器件的電學性能。

附圖說明

圖1和圖2是現有技術半導體結構一實施例的結構示意圖；

圖3至圖10是本發(fā)明半導體結構的形成方法一實施例中各步驟對應結構示意圖。

具體實施方式

現有技術的半導體器件的電性能較差，結合參考圖1和圖2，示出了現有技術半導體結構一實施例的結構示意圖，圖2是圖1沿aa1方向的剖面結構示意圖。分析其原因在于：

所述半導體結構包括襯底100、凸出于所述襯底100的鰭部110。其中，所述襯底100包括第一區(qū)域i、環(huán)繞所述第一區(qū)域i且與所述第一區(qū)域i相鄰的第二區(qū)域ii，以及環(huán)繞所述第二區(qū)域ii且與所述第二區(qū)域ii相鄰的第三區(qū)域iii。所述第一區(qū)域i的鰭部110密度大于所述第三區(qū)域iii和第二區(qū)域ii的鰭部110。

所述半導體結構為pnp雙極結型晶體管，所述第一區(qū)域i為發(fā)射極(emitter)區(qū)域，所述第二區(qū)域ii為基極(base)區(qū)域，所述第三區(qū)域iii為集電極(collector)區(qū)域。為此，所述半導體結構還包括位于所述第一區(qū)域i鰭部110內的發(fā)射極(圖未示)。

需要說明的是，通過對所述第一區(qū)域i鰭部110進行離子摻雜工藝以形成所述發(fā)射極，所述離子摻雜工藝容易使所述第一區(qū)域i鰭部110由單晶態(tài)變?yōu)榉蔷B(tài)，從而對所述第一區(qū)域i鰭部110造成損傷。由于所述鰭部110的尺寸較小，一旦受損后難以修復，為此，在形成所述發(fā)射極之前，先在所述第一區(qū)域i鰭部110內形成第一連接層111，所述發(fā)射極位于所述第一連接層111內，所述第一連接層111的材料為sige或sigeb。

所述第一連接層111作為所述離子摻雜工藝的摻雜緩沖層，在通過離子摻雜工藝由單晶態(tài)變?yōu)榉蔷B(tài)后，比較容易修復，同時所述第一連接層111可以避免在離子摻雜工藝過程中對所述第一區(qū)域i鰭部110造成損傷。此外，所述第一連接層111還用于后續(xù)與接觸孔插塞實現電接觸。

但是采用sige或sigeb形成所述第一連接層111時，由于sige或sigeb的生長速率較快，從而導致所述第一連接層111的體積較大，具體的，所述第一連接層111的形狀為sigma形，也就是說，所述第一連接層111的側壁具有凸出形貌。而所述第一區(qū)域i的鰭部110密度較大，即鰭部110與鰭部110之間的距離較小，且所述第一區(qū)域i的面積較大，因此，所述第一連接層111容易發(fā)生互相連接，從而容易降低雙極結型晶體管的性能穩(wěn)定性，進而降低半導體器件的電學性能。

為了解決所述技術問題，本發(fā)明提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區(qū)域、環(huán)繞所述第一區(qū)域且與所述第一區(qū)域相鄰的第二區(qū)域，以及環(huán)繞所述第二區(qū)域且與所述第二區(qū)域相鄰的第三區(qū)域，所述第一區(qū)域用于形成發(fā)射極，所述第二區(qū)域用于形成基極；所述第三區(qū)域用于形成集電極；刻蝕所述襯底，形成鰭部，所述第一區(qū)域的鰭部密度大于所述第二區(qū)域和第三區(qū)域的鰭部密度；在所述第一區(qū)域的鰭部內形成第一開口，所述第一開口垂直于所述襯底表面方向的剖面形狀為u形；在所述第一開口中形成第一連接層；對所述第一連接層進行離子摻雜，以形成發(fā)射極；在第二區(qū)域的鰭部內形成基極；在第三區(qū)域的鰭部內形成集電極。

本發(fā)明通過形成垂直于所述襯底表面方向的剖面形狀為u形的第一連接層，避免所述第一連接層因側壁具有凸出形貌而發(fā)生互相連接，從而避免所述第一連接層的形貌對雙極結型晶體管的性能穩(wěn)定性造成不良影響，進而提 高半導體器件的電學性能。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

圖3至圖10是本發(fā)明半導體結構的形成方法一實施例中各步驟對應結構示意圖。

參考圖3和圖4，圖4是圖3沿bb1方向的剖面結構示意圖，提供襯底200，所述襯底200包括第一區(qū)域i、環(huán)繞所述第一區(qū)域i且與所述第一區(qū)域i相鄰的第二區(qū)域ii，以及環(huán)繞所述第二區(qū)域ii且與所述第二區(qū)域ii相鄰的第三區(qū)域iii，所述第一區(qū)域i用于形成發(fā)射極(emitter)，所述第二區(qū)域ii用于形成基極(base)，所述第三區(qū)域iii用于形成集電極(collector)。

所述襯底200為后續(xù)形成雙極結型晶體管提供工藝平臺。本實施例中，所述雙極結型晶體管為鰭式場效應晶體管，且所述雙極結型晶體管為pnp三極管。

所述襯底200的材料為硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦，所述襯底200還能夠為絕緣體上的硅襯底或者絕緣體上的鍺襯底。本實施例中，所述襯底200為硅襯底。

繼續(xù)參考圖4，刻蝕所述襯底200，形成鰭部210，所述第一區(qū)域i的鰭部210密度大于所述第二區(qū)域ii和第三區(qū)域iii的鰭部210密度。

在所述第一區(qū)域i、第二區(qū)域ii或第三區(qū)域iii內，所述鰭部210的數量大于或等于1。本實施例中，所述第一區(qū)域i、第二區(qū)域ii或第三區(qū)域iii內的鰭部210數量均大于1；而且，在所述第一區(qū)域i、第二區(qū)域ii或第三區(qū)域iii內，所述若干鰭部210平行排列，且相鄰第一區(qū)域i與第二區(qū)域ii的鰭部210平行排列，相鄰第二區(qū)域ii與第三區(qū)域iii的鰭部210也平行排列。

本實施例中，在所述第一區(qū)域i內，相鄰鰭部210之間的距離為20納米至60納米；在所述第二區(qū)域ii內，相鄰鰭部210之間的距離為20納米至60納米；在所述第三區(qū)域iii內，相鄰鰭部210之間的距離為20納米至60納米。

但需要說明的是，所述第一區(qū)域i的鰭部210密度大于所述第三區(qū)域iii 的鰭部210密度，所述第一區(qū)域i的鰭部210密度還大于所述第二區(qū)域ii的鰭部210密度。

所述鰭部210的材料包括硅、鍺、鍺化硅、碳化硅、砷化鎵或鎵化銦。本實施例中，所述鰭部210由刻蝕所述襯底200所得，所述襯底200為硅襯底，相應的，所述鰭部210的材料為硅。

具體地，形成所述鰭部210的步驟包括：提供初始基底；在所述襯底200上形成圖形化的硬掩膜層300，所述硬掩膜層300的形貌、尺寸及位置與后續(xù)形成的鰭部的形貌、尺寸及位置相同；以所述硬掩模層300為掩膜，刻蝕所述襯底200，形成位于所述襯底200表面的若干分立的凸起，所述凸起作為鰭部210。

本實施例中，所述鰭部210的頂部尺寸小于底部尺寸。在其他實施例中，所述鰭部的側壁還能夠與襯底表面相垂直，即所述鰭部的頂部尺寸等于底部尺寸。

本實施例中，所述硬掩膜層300的材料為氮化硅，后續(xù)在進行平坦化工藝時，所述硬掩膜層300表面能夠作為平坦化工藝的停止位置，且所述硬掩膜層300還能夠起到保護所述鰭部210頂部的作用。

在另一實施例中，為了減小硬掩膜層與鰭部之間的應力，避免直接在襯底上形成所述硬掩膜層時產生位錯的問題，在形成所述硬掩膜層之前，還包括：在所述初始基底表面形成緩沖層。

需要說明的是，在形成所述鰭部210之后，還包括：在所述鰭部210表面形成襯墊氧化層(圖未示)，用于修復所述鰭部210。

本實施例對所述鰭部210進行氧化處理以在所述鰭部210表面形成襯墊氧化層。所述氧化處理還會對所述襯底200表面進行氧化，因此，所述襯墊氧化層還位于所述襯底200表面。本實施例中，所述襯底200和所述鰭部210的材料為硅。相應的，所述襯墊氧化層的材料為氧化硅。

結合參考圖5，需要說明的是，形成所述半導體基底之后，還包括：在所述鰭部210之間的襯底200上形成隔離層201。

所述隔離層201作為半導體結構的隔離結構，用于對相鄰器件之間起到隔離作用。本實施例中，所述隔離層201是淺溝槽隔離層，但不限于淺溝槽隔離層。

具體地，形成所述隔離層201的步驟包括：形成覆蓋所述襯底200和鰭部210的隔離膜，所述隔離膜的頂部高于所述硬掩膜層300(如圖4所示)的頂部；研磨去除高于所述硬掩膜層300頂部的隔離膜；去除部分厚度的所述隔離膜以形成隔離層201；去除所述硬掩膜層300。

需要說明的是，在去除部分厚度的所述隔離膜的過程中還去除部分所述鰭部210表面的襯墊氧化層。

參考圖6，在所述第一區(qū)域i以及第二區(qū)域ii的襯底200內形成第一阱區(qū)202。

所述第一阱區(qū)202使所述第一區(qū)域i和第二區(qū)域ii的襯底200連通，從而使所述第一區(qū)域i和第二區(qū)域ii的襯底200內可以導通。

本實施例中，所述第一阱區(qū)202在形成所述鰭部210以及形成所述隔離層201之后形成。

具體地，形成所述第一阱區(qū)202的步驟包括：在所述第三區(qū)域iii的隔離層201和鰭部210表面形成第一圖形層310；以所述第一圖形層310為掩膜，采用離子注入工藝在所述第一區(qū)域i和第二區(qū)域ii的襯底200內形成所述第一阱區(qū)202；去除所述第一圖形層310。

需要說明的是，在對所述第一區(qū)域i和第二區(qū)域ii的襯底200進行離子注入工藝的過程中，還對所述第一區(qū)域i和第二區(qū)域ii的鰭部210進行離子注入。

在另一實施例中，所述第一阱區(qū)在形成所述鰭部之后、形成所述隔離層之前形成，也就是說，采用離子注入工藝在所述第一區(qū)域和第二區(qū)域的襯底內形成所述第一阱區(qū)之后，在所述襯底表面形成所述隔離層。

在其它實施例中，所述第一阱區(qū)還可以在形成所述鰭部之前形成。具體地，形成所述第一阱區(qū)的步驟包括：提供襯底；采用離子注入工藝，對所述 襯底內與所述第一區(qū)域和第二區(qū)域對應的區(qū)域進行離子注入，形成第一阱區(qū)；在所述離子注入工藝之后，刻蝕所述襯底，形成鰭部，且所述第一阱區(qū)的底部低于刻蝕后的襯底表面。

本實施例中，所述第一阱區(qū)202為n型阱區(qū)，即所述第一阱區(qū)202內具有n型離子，所述n型離子包括磷離子或砷離子。

參考圖7，在所述第三區(qū)域iii的襯底200內形成第二阱區(qū)203，所述第二阱區(qū)203的摻雜類型與所述第一阱區(qū)202的摻雜類型不同。

本實施例中，所述第二阱區(qū)203在形成所述第一阱區(qū)202之后形成；在其它實施例中，所述第二阱區(qū)還可以在形成所述第一阱區(qū)之前形成。

本實施例中，所述第二阱區(qū)203在形成所述鰭部210以及形成所述隔離層201之后形成。

具體地，形成所述第二阱區(qū)203的步驟包括：在所述第一區(qū)域i和第二區(qū)域ii的隔離層201和鰭部210表面形成第二圖形層320；以所述第二圖形層320為掩膜，采用離子注入工藝在所述第三區(qū)域iii的襯底200內形成所述第二阱區(qū)203；去除所述第二圖形層320。

需要說明的是，在對所述第三區(qū)域iii的襯底200進行離子注入工藝的過程中，還對所述第三區(qū)域iii的鰭部210進行離子注入。

在另一實施例中，所述第二阱區(qū)在形成所述鰭部之后、形成所述隔離層之前形成，也就是說，采用離子注入工藝在所述第三區(qū)域的襯底內形成所述第二阱區(qū)之后，在所述襯底表面形成所述隔離層。

在其它實施例中，所述第二阱區(qū)還可以在形成所述鰭部之前形成。具體地，形成所述第二阱區(qū)的步驟包括：提供襯底；采用離子注入工藝，對所述襯底內與所述第三區(qū)域對應的區(qū)域進行離子注入，形成第二阱區(qū)；在所述離子注入工藝之后，刻蝕所述襯底，形成所述鰭部，且所述第二阱區(qū)的底部低于刻蝕后的襯底表面。

本實施例中，所述第二阱區(qū)203為p型阱區(qū)，即所述第二阱區(qū)203內具有p型離子，所述p型離子包括硼離子或銦離子。

參考圖8，在所述第一區(qū)域i的鰭部210內形成第一開口(圖未示)，所述第一開口垂直于所述襯底200表面方向的剖面形狀為u形。

所述第一開口為后續(xù)形成第一連接層提供空間位置。

需要說明的是，在所述第一區(qū)域i的鰭部210內形成第一開口的步驟中，在所述第二區(qū)域ii的鰭部210內形成第二開口(圖未示)，所述第二開口垂直于所述襯底200表面方向的剖面形狀為u形。所述第二開口為后續(xù)形成第二連接層提供空間位置。

繼續(xù)參考圖8，在所述第一開口中形成第一連接層211。

所述第一連接層211作為后續(xù)離子摻雜工藝的摻雜緩沖層，在通過離子摻雜工藝由單晶態(tài)變?yōu)榉蔷B(tài)后，比較容易修復，同時所述第一連接層211可以避免在后續(xù)離子摻雜工藝過程中對所述第一區(qū)域i鰭部210造成損傷。此外，所述第一連接層211還用于后續(xù)與接觸孔插塞實現電接觸。

具體地，形成所述第一連接層211的步驟包括：通過刻蝕工藝，在所述第一區(qū)域i的鰭部210的部分深度內形成第一開口；在所述第二區(qū)域ii的鰭部210側壁表面、第三區(qū)域iii的鰭部210側壁和頂部表面、襯底200表面以及第一區(qū)域i的鰭部210側壁表面形成阻擋層(圖未示)，所述阻擋層暴露出所述第一開口；在所述第一開口中形成第一連接層211；去除所述阻擋層。

本實施例中，形成所述第一連接層211的工藝為化學氣相沉積外延生長法。所述化學氣相沉積外延生長法的工藝參數包括：工藝溫度為500℃至950℃，工藝時間為100s至10000s，反應室氣壓為5torr至1000torr，預處理氣體氫氣，反應氣體為氯化氫、二氯二氫硅、硅烷中的一種氣體或多種構成的混合氣體。

當工藝溫度過高或過低時，基于設定的工藝時間及反應室氣壓條件，難以形成工藝所需的膜層材料，且難以保證形成的第一連接層211的厚度值可以滿足目標厚度值，因此，所述工藝溫度需控制在500℃至950℃。相應的，為了形成滿足目標厚度值的第一連接層211且使所述第一連接層211的材料為工藝所需的膜層材料，工藝時間需控制在100s至10000s，反應室氣壓需控制在5torr至1000torr。

本實施例中，所述第一連接層211的材料為sic或sicp，所述第一連接層211垂直于所述襯底200表面方向的剖面形狀為u形。

需要說明的是，在所述第一開口中形成所述第一連接層211的步驟中，在所述第二開口中形成第二連接層221。相應的，本實施例中，所述第二連接層221的材料也為sic或sicp，所述第二連接層221垂直于所述襯底200表面方向的剖面形狀也為u形。

本實施例中，在同一道工藝步驟中形成所述第一連接層211和所述第二連接層221。在其它實施例中，還可以通過不同工藝步驟分別形成所述第一連接層和所述第二連接層。

需要說明的是，由于所述第一區(qū)域i鰭部210的密度較大，鰭部210間的距離較小，為此，通過形成垂直于所述襯底200表面方向的剖面形狀為u形的第一連接層211，可以避免所述第一連接層211因側壁具有凸出形貌而發(fā)生相互連接，從而可以避免所述第一連接層211引起的雙極結型晶體管性能穩(wěn)定性差、半導體器件的電學性能差的問題。

還需要說明的是，所述第一連接層211的材料為sic或sicp，其中，sic或sicp的生長速率較慢，從而可以形成垂直于所述襯底200表面方向的剖面形狀為u形的第一連接層211。

繼續(xù)參考圖8，需要說明的是，在形成所述第一連接層211和所述第二連接層221之后，還包括：在所述第三區(qū)域iii的鰭部210內形成第三開口(圖未示)。

所述第三開口為后續(xù)形成第三連接層提供空間位置。

本實施例中，所述第三開口垂直于所述襯底200表面方向的剖面形狀為sigma形，也就是說，所述第三開口的側壁具有凸出形貌。

繼續(xù)參考圖8，在所述第三開口中形成第三連接層231。

所述第三連接層231作為后續(xù)離子摻雜工藝的摻雜緩沖層，在通過離子摻雜工藝由單晶態(tài)變?yōu)榉蔷B(tài)后，比較容易修復，同時所述第三連接層231可以避免在后續(xù)離子摻雜工藝過程中對所述第三區(qū)域iii鰭部210造成損傷。 此外，所述第三連接層231還用于后續(xù)與接觸孔插塞實現電接觸。

本實施例中，所述第三連接層231的材料為sige或sigeb。其中，所述第三連接層231垂直于所述襯底200表面方向的剖面形狀為sigma形，也就是說，第三連接層231的側壁具有凸出形貌。

本實施例中，在形成所述第一連接層211和第二連接層221之后，形成所述第三連接層231。在另一實施例中，還可以先形成所述第三連接層231，再形成所述第一連接層211和第二連接層221。

參考圖9，對所述第一連接層211進行離子摻雜，以形成發(fā)射極(未標示)；在所述第三區(qū)域ii的鰭部210內形成集電極(未標示)。

本實施例中，在所述第三區(qū)域ii的鰭部210內形成集電極的步驟中，對所述第三連接層231進行離子摻雜，以形成集電極。

本實施例中，所述襯底200用于形成pnp雙極結型晶體管，所述第一區(qū)域i襯底200用于形成所述pnp雙極結型晶體管的發(fā)射極(emitter)，所述第三區(qū)域iii襯底200用于形成所述pnp雙極結型晶體管的集電極(collector)。為此，本實施例中，對所述第一連接層211進行離子摻雜的工藝為p型離子摻雜工藝；對所述第三連接層231進行離子摻雜的工藝為p型離子摻雜工藝。

對所述第一連接層211進行離子摻雜的步驟可以包括：在形成所述第一連接層211的過程中進行原位自摻雜；或者，形成所述第一連接層211之后對所述第一連接層211進行離子摻雜工藝。本實施例中，通過對所述第一連接層211進行離子摻雜工藝，以形成發(fā)射極。

具體地，形成所述發(fā)射極與所述集電極的步驟包括：在所述第二區(qū)域ii的隔離層201和鰭部210表面形成第三圖形層330；以所述第三圖形層330為掩膜，對所述第一連接層211和第三連接層231進行離子摻雜工藝，在所述第一連接層211中形成發(fā)射極，在所述第三連接層231中形成集電極；去除所述第三圖形層330。

本實施例中，對所述第一連接層211進行離子摻雜的工藝參數包括：注入的離子為磷離子、砷離子或銻離子，離子能量為1kev至30kev，離子劑量為1e15原子每平方厘米至8e15原子每平方厘米。

需要說明的是，本實施例中，在同一道工藝步驟中形成所述發(fā)射極與所述集電極。在另一實施例中，還可以采用不同工藝步驟分別形成所述發(fā)射極與所述集電極。

結合參考圖10，在所述第二區(qū)域ii的鰭部210內形成基極(未標示)。

本實施例中，在所述第二區(qū)域ii的鰭部210內形成基極的步驟中，對所述第二連接層221進行離子摻雜，以形成基極。

本實施例中，所述襯底200用于形成pnp雙極結型晶體管，所述第二區(qū)域ii襯底200用于形成所述pnp雙極結型晶體管的基極(base)。為此，本實施例中，對所述第二連接層221進行離子摻雜的工藝為n型離子摻雜工藝。

對所述第二連接層221進行離子摻雜的步驟可以包括：在形成所述第二連接層221的過程中進行原位自摻雜；或者，形成所述第二連接層221之后對所述第二連接層221進行離子摻雜工藝。本實施例中，通過對所述第二連接層221進行離子摻雜工藝，以形成基極。

具體地，形成所述基極的步驟包括：在所述第一區(qū)域i的隔離層201和鰭部210表面，以及所述第三區(qū)域iii的隔離層201和鰭部210表面形成第四圖形層340；以所述第三圖形層330為掩膜，對所述第二連接層221進行離子摻雜工藝，在所述第二連接層221中形成基極；去除所述第四圖形層340。

還需要說明的是，本實施例中，在形成所述發(fā)射極與集電極之后，形成所述基極。在另一實施例中，還可以先形成所述基極，再形成所述發(fā)射極與集電極。

由于所述第一區(qū)域i的鰭部210密度較大，鰭部210與鰭部210之間的距離較小，本發(fā)明通過形成垂直于所述襯底200表面方向的剖面形狀為u形的第一連接層211，避免所述第一連接層211因側壁具有凸出形貌而發(fā)生互相連接，從而避免所述第一連接層211的形貌對雙極結型晶體管的性能穩(wěn)定性造成不良影響，進而提高半導體器件的電學性能。

結合參考圖3和圖8，相應的，本發(fā)明還提供一種半導體結構，包括：

襯底200，所述襯底200包括第一區(qū)域i、環(huán)繞所述第一區(qū)域i且與所述 第一區(qū)域i相鄰的第二區(qū)域ii，以及環(huán)繞所述第二區(qū)域ii且與所述第二區(qū)域ii相鄰的第三區(qū)域iii，所述第一區(qū)域i用于形成發(fā)射極(emitter)，所述第二區(qū)域ii用于形成基極(base)，所述第三區(qū)域iii用于形成集電極(collector)；

鰭部210，凸出于所述襯底200表面，所述第一區(qū)域i的鰭部210密度大于所述第二區(qū)域ii和第三區(qū)域iii的鰭部210密度；

第一連接層211；位于所述第一區(qū)域i的鰭部210內，所述第一連接層211垂直于所述襯底200表面方向的剖面形狀為u形；

發(fā)射極(未標示)，位于所述第一連接層211內，所述發(fā)射極具有摻雜離子；

基極，位于所述第二區(qū)域ii的鰭部210內；

集電極，位于所述第三區(qū)域iii的鰭部210內。

本實施例中，所述第一連接層211的材料為sic或sicp；所述第一連接層211垂直于所述襯底200表面方向的剖面形狀為u形。

本實施例中，所述半導體結構為pnp雙極結型晶體管，所述發(fā)射極的摻雜離子為p型離子。

具體地，所述發(fā)射極的摻雜離子為磷離子、砷離子或銻離子，離子濃度為1e15原子每立方厘米至8e15原子每立方厘米。

需要說明的是，所述半導體結構還包括：位于所述第二區(qū)域ii的鰭部210內的第二連接層221，所述第二連接層221垂直于所述襯底200表面方向的剖面形狀為u形，所述基極位于所述第二連接層221內；位于所述第三區(qū)域iii的鰭部210內的第三連接層231，所述第三連接層231垂直于所述襯底200表面方向的剖面形狀為sigma形，也就是說，第三連接層231的側壁具有凸出形貌，所述集電極位于所述第三連接層231內。

本實施例中，所述第二連接層221的材料為sic或sicp，所述第三連接層231的材料為sige或sigeb。

本實施例中，所述基極和集電極具有摻雜離子，所述半導體結構為pnp雙極結型晶體管，相應的，所述基極的摻雜離子為n型離子，所述集電極的 摻雜離子為p型離子。

需要說明的是，所述半導體結構還包括：第一阱區(qū)202，位于所述第一區(qū)域i以及所述第二區(qū)域ii的襯底200內；第二阱區(qū)203，位于所述第三區(qū)域iii的襯底200內。

本實施例中，所述第一阱區(qū)202為n型阱區(qū)，即所述第一阱區(qū)202內具有n型離子，所述n型離子包括磷離子或砷離子；所述第二阱區(qū)203為p型阱區(qū)，即所述第二阱區(qū)203內具有p型離子，所述p型離子包括硼離子或銦離子。

所述第一阱區(qū)202使所述第一區(qū)域i和第二區(qū)域ii的襯底200連通，從而使得所述第一區(qū)域i和第二區(qū)域ii的襯底200內可以導通。

由于所述第一連接層211垂直于所述襯底200表面方向的剖面形狀為u形，從而可以避免所述第一連接層211因側壁具有凸出形貌而發(fā)生互相連接，進而避免所述第一連接層211的形貌對雙極結型晶體管的性能穩(wěn)定性造成不良影響，提高半導體器件的電學性能。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。