本發(fā)明涉及半導體裝置、制造方法和電子設備，并且更具體地涉及通過層疊和集成諸如存儲器、邏輯電路和現(xiàn)場可編程門陣列(fpga，field-programmablegatearray)等器件而獲得的半導體裝置、制造方法和電子設備。
背景技術：
：：在良品率和包裝尺寸方面而言，諸如存儲器等半導體裝置期望被小型化，且已經批量制造通過電連接和集成被分割成單片的半導體芯片而獲得的半導體器件。這種半導體裝置主要作為封裝技術的發(fā)展變型被實現(xiàn)，且經由芯片側壁上的電極的連接方法、經由硅中介層的連接方法和經由貫穿電極(penetratingelectrode)的連接方法等可以作為應用示例。在芯片經由外部輸入/輸出端子電連接的情況下，可以采用在測量和良品分選之后進行層疊的方法，從而可以防止集成產品的良品率降低。然而，輸入/輸出端子和保護器件的阻抗大，所以速度的降低和電力消耗的增大就成為問題。此外，由于布局面積也較大，所以浪費的芯片區(qū)域也增大。而且，在接合芯片的情況下，需要將高精確定位的安裝進行通過將產品數(shù)量乘以層疊數(shù)而獲得的次數(shù)。因此，存在如下可能性：組裝生產能力下降，且成本增大。另一方面，近年來，正在使用接合晶片并將它們集成以獲得產品的方法(例如，專利文獻1)。貼合晶片的最大優(yōu)點在于，通過在貼合時進行高精確的定位，保證了相同晶片內的所有芯片的定位精度。引用列表專利文獻專利文獻1：日本專利申請?zhí)亻_第2013-251511號技術實現(xiàn)要素：技術問題然而，在接合晶片的情況下，當在層疊芯片中存在缺陷品時，在層疊之后無法僅去除缺陷芯片。因此，整個集成的芯片變成缺陷品。通常，在將晶片層疊成多層的情況下，層疊具有不同掩模組(maskset)和功能的晶片，且將晶片的連接通孔的位置和功能用作特定電源和信號線。在這種定制設計的情況下，可以根據(jù)要實現(xiàn)的功能進行優(yōu)化設計，從而能夠實現(xiàn)器件面積的減小和操作速度的提高。然而，由于定制設計器件在使用上受到限制，所以許多未指定的用戶難以將相同的器件用于不同的目的。例如，在3層層疊的情況下，需要形成3種類型的掩模組，形成分別用于各個晶片的器件結構，并且接合并集成晶片。難以將這些掩模組用于不同的目的。因此，在器件研發(fā)中，掩模組的成本占了較大比例，且因此，期望降低成本。本發(fā)明是針對如上所述的情況而提出的，且其目的在于能夠通過使用相同的掩模組來形成相同的陣列器件并且能夠實現(xiàn)陣列器件彼此電連接的三維網路。解決問題的技術手段根據(jù)本發(fā)明的方面的第一半導體裝置是層疊并且集成有多個半導體裝置的半導體裝置，所述半導體裝置包括：第一貫穿電極，其用于與其它半導體裝置連接；以及第二貫穿電極，其連接所述第一貫穿電極與內部器件，對于層疊的每個所述半導體裝置，所述第二貫穿電極布置在不同的位置。所述第二貫穿電極可以表示層疊時的層疊位置。在層疊之后，可以通過使用外部信號進行的寫入來識別層疊的每個所述半導體裝置的沿層疊方向的地址。可以通過使用所述半導體裝置的熔絲或反熔絲器件與所述第二貫穿電極的組合來利用外部信號寫入沿層疊方向的地址。所述半導體裝置可以以晶片狀態(tài)層疊，并且在形成所述第一貫穿電極和所述第二貫穿電極之后被分割成單片。所述半導體裝置可以是存儲器，且可以通過用于表示層疊的每個所述半導體裝置的層疊位置的z地址與所述存儲器中使用的xy地址的組合來指定位位置(bitposition)。層疊的多個所述半導體裝置可以共用存儲區(qū)域和冗余區(qū)域。所述半導體裝置可以是fpga(可編程邏輯陣列)，且可以通過用于指定所述半導體裝置中的位置的xy地址和用于指定所述半導體裝置之間的位置的z地址來指定用于寫入電路功能的邏輯元件的布置。沿層疊方向的配線陣列可以經由添加有可編程的選擇開關的貫穿電極而連接，且可以以邏輯元件為單元構成沿三維方向的網路連接。還可包括用于控制所述半導體裝置內的信號的流動的開關和用于控制層疊的所述半導體裝置之間的信號的流動的開關。所述半導體裝置可以層疊有其中形成有外部連接端子和保護器件的半導體裝置，層疊的所述半導體裝置可以通過所述第一貫穿電極相互連接，且所述外部連接端子和所述保護器件可以由層疊的多個所述半導體裝置共用?？梢詫盈B有攝像器件，所述半導體裝置可以是用于存儲由所述攝像器件拍攝的信號數(shù)據(jù)的存儲器，所述存儲器可以在所述攝像器件的下方層疊有多個，并且在所述存儲器下方可以層疊對來自所述存儲器的信號進行處理的處理單元。根據(jù)本發(fā)明的方面的第二半導體裝置包括：多個平面狀的可構造邏輯陣列，其沿與所述平面正交的正交方向層疊，每個所述可構造邏輯陣列包括：邏輯元件；單元配線，其在所述平面內沿縱向方向和橫向方向布置；和第一開關，其用于使沿所述縱向方向和所述橫向方向布置的所述單元配線連接和斷開；重復單元，其包括在所述平面內沿所述縱向方向和所述橫向方向重復地布置的所述邏輯元件、所述單元配線和所述第一開關，在所述重復單元中，所述可構造邏輯陣列還包括第二開關，所述第二開關用于使所述重復單元中的所述單元配線與沿所述正交方向和所述可構造邏輯陣列相鄰的另一可構造邏輯陣列中包含的所述重復單元中的所述單元配線連接和斷開；以及邏輯電路，其經由所述第一開關和所述第二開關沿由所述平面方向和所述正交方向構成的三維方向進行構造。根據(jù)本發(fā)明的方面的制造方法是用于制造層疊有并集成了多個半導體裝置的半導體裝置的制造方法，所述方法包括以下步驟：形成用于與其它半導體裝置連接的第一貫穿電極和連接所述第一貫穿電極與內部器件的第二貫穿電極，并且對于層疊的每個所述半導體裝置，所述第二貫穿電極形成在不同的位置。根據(jù)本發(fā)明的方面的電子設備是包括如下半導體裝置的電子設備，所述半導體裝置層疊有并集成了多個半導體裝置，所述半導體裝置包括：第一貫穿電極，其用于與其它半導體裝置連接；以及第二貫穿電極，其連接所述第一貫穿電極與內部器件，對于層疊的每個所述半導體裝置，所述第二貫穿電極布置在不同的位置。根據(jù)本發(fā)明的方面的第三半導體裝置包括：層疊的多個半導體裝置；數(shù)據(jù)信號線，其用于將數(shù)據(jù)發(fā)送至所述半導體裝置或接收來自所述半導體裝置的數(shù)據(jù)；以及控制信號線，其用于將地址發(fā)送至所述半導體裝置或接收來自所述半導體裝置的地址，所述數(shù)據(jù)信號線和所述控制信號線被多路復用，且所述數(shù)據(jù)信號線的多路復用度低于所述所述控制信號線。還可以包括芯片指派信號線，所述芯片指派信號線用于發(fā)送或接收用于選擇多個所述半導體裝置之中的執(zhí)行數(shù)據(jù)發(fā)送或接收的半導體裝置的選擇信號，所述芯片指派信號線可以被多路復用，且所述芯片指派信號線的多路復用度可以等于或低于所述控制信號線的多路復用度。多個所述半導體裝置中的各者可以存儲被分配的沿層疊方向的地址，且所述芯片指派信號線可以用于傳輸或接收解碼后的沿所述層疊方向的地址。所述半導體裝置可以是存儲器，所述存儲器可以被層疊成8層，所述存儲器均被4路復用，且8層的所述存儲器之中的2層的存儲器被同時驅動。針對所述數(shù)據(jù)信號線，所述半導體裝置還可以包括：第一貫穿電極，其用于與其它半導體裝置連接；且第二貫穿電極，其用于與所述第一貫穿電極連接，被提供不同的數(shù)據(jù)的各所述半導體裝置的所述第二貫穿電極布置在不同的位置。根據(jù)本發(fā)明的方面的第一半導體裝置是層疊有并且集成了多個半導體裝置的半導體裝置，所述半導體裝置包括：第一貫穿電極，其用于與其它半導體裝置連接；以及第二貫穿電極，其連接所述第一貫穿電極與內部器件，對于層疊的每個所述半導體裝置，所述第二貫穿電極布置在不同的位置。根據(jù)本發(fā)明的方面的第二半導體裝置包括：多個平面狀的可構造邏輯陣列，其沿與所述平面正交的正交方向層疊，每個所述可構造邏輯陣列包括：邏輯元件；單元配線，其在所述平面內沿縱向方向和橫向方向布置；和第一開關，其用于使沿所述縱向方向和所述橫向方向的所述單元配線連接和斷開；重復單元，其包括在所述平面內沿所述縱向方向和所述橫向方向重復地布置的所述邏輯元件、所述單元配線和所述第一開關，在所述重復單元中，所述可構造邏輯陣列還包括第二開關，所述第二開關用于使所述重復單元中的所述單元配線與沿所述正交方向和所述可構造邏輯陣列相鄰的另一可構造邏輯陣列中包含的所述重復單元中的所述單元配線連接和斷開；以及邏輯電路，其經由所述第一開關和所述第二開關沿由所述平面方向和所述正交方向構成的三維方向進行構造。所述第一半導體裝置是通過所述制造方法制造的。所述電子設備被構造成包括所述第一半導體裝置。根據(jù)本發(fā)明的第三半導體裝置包括：層疊的多個半導體裝置；數(shù)據(jù)信號線，其用于將數(shù)據(jù)傳輸至所述半導體裝置或接收來自所述半導體裝置的數(shù)據(jù)；以及控制信號線，其用于將地址傳輸至所述半導體裝置或接收來自所述半導體裝置的地址，所述數(shù)據(jù)信號線和所述控制信號線被多路復用，且所述數(shù)據(jù)信號線的多路復用度低于所述所述控制信號線。本發(fā)明的有益效果根據(jù)本發(fā)明的各方面，能夠通過使用相同的掩模組來形成相同的陣列器件，并且能夠實現(xiàn)陣列器件彼此電連接的三維網路。應當注意，此處說明的效果不一定是限制性的，且可以獲得本發(fā)明中說明的其它效果。附圖說明圖1是用于說明將被層疊的芯片的構造的示圖。圖2是用于說明貫穿電極的示圖。圖3是用于說明貫穿電極的示圖。圖4是用于說明地址寫入的示圖。圖5是用于說明地址寫入的示圖。圖6是用于說明冗余區(qū)域的救濟(salvation)的示圖。圖7是用于說明冗余區(qū)域的救濟的示圖。圖8是用于說明fpga結構的示圖。圖9是用于說明fpga結構的示圖。圖10是用于說明三維網路的示圖。圖11是用于說明三維網路的示圖。圖12是用于說明三維網路的示圖。圖13是用于說明三維網路的示圖。圖14是用于說明應用示例的示圖。圖15是用于說明應用示例的示圖。圖16是用于說明應用示例的示圖。圖17是用于說明應用示例的示圖。圖18是用于說明應用示例的示圖。圖19是用于說明層疊存儲器的應用示例的示圖。圖20是用于說明被應用于層疊存儲器時的貫穿電極的示圖。圖21是用于說明控制芯片和存儲器芯片的示圖。圖22是用于說明層疊存儲器的應用示例的示圖。圖23是用于說明層疊存儲器的應用示例的示圖。圖24是用于說明層疊存儲器的應用示例的示圖。圖25是用于說明層疊存儲器的應用示例的示圖。圖26是用于說明電子設備的示圖。圖27是用于說明使用示例的示圖。具體實施方式在下文中，將說明本發(fā)明的實施方式(在下文中，被稱為實施例)。應當理解，將按照下列順序進行說明。1.關于層疊結構2.關于貫穿電極3.關于層辨別方法4.關于地址寫入5.關于冗余區(qū)域的共用6.關于fpga結構7.關于三維網路8.關于應用示例9.關于應用示例(存儲器)10.關于電子設備11.關于攝像裝置的使用示例<關于層疊結構>根據(jù)本發(fā)明，能夠在具有相同的陣列器件(所述各陣列器件是通過使用相同的掩模組形成的并且彼此電連接)的半導體器件中提供如下半導體裝置，在該半導體裝置中，通過使用外部信號的電位寫入來識別層疊器件的沿縱向(z軸)方向的布置地址。諸如存儲器和門陣列等包括陣列布置的器件的結構可以使用其多層結構以進行規(guī)模擴展。因此，相同的掩模組能夠被多個器件組共用。這里，將包括這種器件結構的半導體裝置作為示例進行說明。參考圖1和2，將以層疊3個芯片的情況為例對上述的包括所述器件結構的半導體裝置進行說明。如圖2中所示，層疊有如圖1所示的邏輯電路芯片10、存儲器芯片20和存儲器芯片30。例如，在邏輯電路芯片10上安裝有輸入輸出單元11、電路單元12和保護電路13。存儲器芯片20和存儲器芯片30均為諸如dram等存儲器芯片。如圖1所示，在存儲器芯片20上安裝有存儲單元21和用于讀出來自存儲單元21的數(shù)據(jù)的解碼器22，且解碼器22分別沿垂直方向和水平方向布置。而且，存儲單元21設置在附圖中的左側和右側，且解碼器22與各存儲單元21相對應地設置。另外，在存儲器芯片20上還安裝有冗余熔絲(fuse)器件24。經由貫穿電極(圖2)從外部芯片引入存儲器芯片20的數(shù)據(jù)和控制信號寫入/讀出線。存儲器芯片20和存儲器芯片30是具有相同構造并且通過相同掩模產生的芯片。如圖1的右側所示，在存儲器芯片30的背面上設置有凸塊41和存儲器連接單元42。凸塊41在背面上設置有多個。處理器單元(未示出)經由凸塊41連接。假定存儲器芯片20和存儲器芯片30的存儲容量例如為每芯片500mbit，則當層疊2個芯片時，獲得1gbit，且當層疊4個芯片時，獲得2gbit。以此方式，可以根據(jù)產品規(guī)格改變層數(shù)，以將安裝容量設定至期望的容量。輸入/輸出端子、輸入輸出單元的保護電路、測試電路和用于控制層疊芯片的地址的地址控制電路等被安裝至與存儲器不同的晶片中(或位于頂層存儲器的背面上的晶片中)，且這些電路和存儲器主體的晶片經由貫穿電極彼此電連接。在圖1和2所示的示例中，將存儲器芯片20和存儲器芯片30作為一個掩模組能夠被多個器件組共用和使用的情況的示例。在這種構造中，可以分別地設計組合有輸入/輸出端子和保護器件的晶片、組合有產品特有的功能的晶片和層疊有多個可擴展陣列器件的晶片等。輸入/輸出晶片和組合有產品特有的功能的晶片需要針對每種產品改變規(guī)格并且通過使用不同的掩模組來形成，但是一旦半導體芯片的尺寸被固定，就能夠使用相同的掩模組來制造所有的陣列器件部分。電路晶片和存儲晶片是通過不同的晶片工藝形成的，且在貼合并集成這些晶片之后，形成電連接單元。在實現(xiàn)具有這種構造的器件時，還存在待解決的問題。在層疊通過使用相同的掩模組形成的晶片的情況下，無法從外部辨別陣列器件的多個地址以寫入數(shù)據(jù)，因此，需要解決這個問題。在下文中，將對解決這個問題的本發(fā)明進行說明。<關于貫穿電極>返回參考圖2，在層疊多個芯片的情況下，設置有貫穿電極，且這些芯片經由貫穿電極彼此連接。在存儲器芯片20和存儲器芯片30中分別設置有貫穿電極51和貫穿電極53。由于貫穿電極51與貫穿電極53的連接，邏輯電路芯片10、存儲器芯片20和存儲器芯片30彼此連接，從而能夠交換數(shù)據(jù)和傳輸電力。應當注意，諸如數(shù)據(jù)交換和電力傳輸?shù)裙δ芊謩e被分配給各貫穿電極。這里，除非另有說明，將在假定貫穿電極用于數(shù)據(jù)交換的情況下進行說明。在存儲器芯片20中，設置有與貫穿電極51連接的貫穿電極52，以將來自存儲器芯片20的輸出輸出至邏輯電路芯片10或將來自邏輯電路芯片10的輸出輸出至存儲器芯片20。類似地，在存儲器芯片30中，設置有與貫穿電極52連接的貫穿電極53，以將來自存儲器芯片30的輸出輸出至邏輯電路芯片10或將來自邏輯電路芯片10的輸出輸出至存儲器芯片30。如上所述的貫穿電極在存儲器芯片20和存儲器芯片30中設置有多個，以能夠在層疊芯片之間交換數(shù)據(jù)。<關于層辨別方法>如圖2所示，在層疊多個芯片的情況下，需要識別要向哪個芯片輸出數(shù)據(jù)或數(shù)據(jù)來自哪個芯片。因此，在本發(fā)明中，在芯片上形成如下面說明的貫穿電極。圖3示出了層疊3個芯片的情況。在圖3所示的示例中，層疊有芯片60、芯片70和芯片80。芯片60、芯片70和芯片80均例如是與圖1所示的存儲器芯片20和后述的fpga芯片222(圖9a)等相對應的芯片。在芯片60中，在不同的位置設置有沿縱向方向(附圖中的垂直方向)貫穿芯片60的貫穿電極61和貫穿電極65。而且，在芯片60中，沿橫向方向(附圖中的水平方向)設置有與諸如保護二極管和選擇mos等設置在芯片60中的器件64和69連接的表面配線62和表面配線66。表面配線62和表面配線66根據(jù)它們的位置連接至背面配線63或背面配線68。盡管在圖3所示的示例中，表面配線62不與背面配線63連接，但是表面配線66經由貫穿電極67連接至背面配線68。類似地，在芯片70中，在不同的位置設置有沿縱向方向貫穿芯片70的貫穿電極71和貫穿電極76。設置在芯片70中的貫穿電極71連接至設置在芯片60中的貫穿電極61，且貫穿電極76連接至貫穿電極65。而且，在芯片70中，沿橫向方向設置有與設置在芯片70中的器件75或79連接的表面配線72和表面配線77。表面配線72經由貫穿電極73連接至背面配線74，且表面配線77不與背面配線78連接。類似地，在芯片80中，在不同的位置設置有沿縱向方向貫穿芯片80的貫穿電極81和貫穿電極85。設置在芯片80中的貫穿電極81連接至設置在芯片70中的貫穿電極71，且貫穿電極85連接至貫穿電極76。通過連接貫穿電極81、貫穿電極71和貫穿電極61，形成了貫穿各個層的貫穿電極。類似地，通過連接貫穿電極85、貫穿電極76和貫穿電極65，形成了貫穿各個層的貫穿電極。而且，在芯片80中，沿橫向方向設置有與設置在芯片80中的器件84或88連接的表面配線82和表面配線86。表面配線82不與背面配線83連接，且表面配線86不與背面配線87連接。以此方式，與背面配線連接的貫穿電極在各層中是不同的。在圖3所示的示例中，當從底部將這些層計為第一層、第二層和第三層時，貫穿電極67設置在第一層的芯片60中的部分b(附圖的右側)中。由于貫穿電極67，器件69、表面配線66、貫穿電極67、背面配線68和貫穿電極65被連接。例如，在層疊邏輯電路芯片10(圖3中未示出)作為芯片60的下層的情況下，能夠將來自器件69的數(shù)據(jù)輸出至與貫穿電極65連接的邏輯電路芯片10。另外，第二層的芯片70或第三層的芯片80不與設置在部分b中的貫穿電極65連接。因此，獲得了如下結構：在該結構中，能夠在數(shù)據(jù)接收側認識到：經由設置在部分b中的貫穿電極65獲得的數(shù)據(jù)是來自于第一層的芯片60。類似地，貫穿電極73設置在第二層的芯片70中的部分a(附圖的左側)中。由于貫穿電極73，器件75、表面配線72、貫穿電極73、背面配線74和貫穿電極71被連接。在這種構造下，例如，能夠將來自器件75的數(shù)據(jù)輸出至與貫穿電極71連接的邏輯電路芯片10等(圖3中未示出)。另外，第一層的芯片60或第三層的芯片80不與設置在部分a中的貫穿電極71連接。因此，獲得了如下結構：在該結構中，能夠在數(shù)據(jù)接收側認識到：經由設置在部分a中的貫穿電極71獲得的數(shù)據(jù)是來自于第二層的芯片70。以此方式，通過設置諸如貫穿電極67等將設置在芯片上的器件與諸如貫穿電極65等貫穿各層的貫穿電極(第一貫穿電極)連接的貫穿電極(第二貫穿電極)，并通過將第二貫穿電極設置在各層之中的不同位置，能夠基于其位置對各層進行辨別。此外，如后所述，即使在布置于不同的層中的多個芯片的情況下，在被提供相同數(shù)據(jù)的芯片中，被提供相同數(shù)據(jù)的芯片的第二貫穿電極被設置在相同的位置。通過將第二貫穿電極設置在相同的位置，可以將已流向與這些第二貫穿電極連接的第一貫穿電極的數(shù)據(jù)同時提供至多個芯片。通過如上所述地將第二貫穿電極設置在各層中的不同位置，能夠根據(jù)其位置區(qū)別各層，并且通過將第二貫穿電極設置在將被提供相同數(shù)據(jù)的芯片中的相同位置，能夠提供相同的數(shù)據(jù)。通過作為晶片工藝的光刻技術和干法刻蝕技術從晶片的背面朝向晶片的正面打開諸如貫穿電極61、71和81等連接圖3所示的層疊芯片的貫穿電極。應當注意，為了減小背面貫穿連接電極的開口尺寸并縮小開口時間，期望在不惡化特性的范圍內將存儲器基板(例如，芯片60)的晶片厚度制造得盡可能薄。此時，通過使用不同掩模形成來與下層晶片的背面配線連接的第一貫穿電極和與相關晶片的表面配線連接的第二貫穿電極，并將它們處理成具有不同深度的兩種電極。此時，用于形成第一貫穿電極的掩模能夠被待層疊的各晶片共用。對于用于形成第二貫穿電極的掩模，公共掩模能夠被用于除了用于識別各層的貫穿電極以及與將被提供不同數(shù)據(jù)的器件連接的貫穿電極之外的部分。這兩種電極都被填充有諸如銅等導電材料并且通過背面配線彼此連接。通過這種方法，實現(xiàn)了下層晶片與相關晶片之間的電連接，并且可以針對各個附接層切換第二貫穿電極的布置。因此，能夠將被組合到每個晶片中的器件存在于哪一層作為信息寫入。存儲晶片的成為如上所述的第一貫穿電極和第二貫穿電極的連接路徑的區(qū)域被設計成使得引起連接故障的器件結構不重疊。第一貫穿電極被構造成被連接至下層晶片的背面配線，且第二貫穿電極被構造成連接至存儲晶片內的配線。<關于地址寫入>為了形成每個層疊芯片的所有信號線的連接路徑，需要為第二貫穿電極準備如下數(shù)量的位置：該數(shù)量是通過僅乘以層疊的層數(shù)獲得的。但是與通常的接觸孔相比，以極大的尺寸繪制了為形成貫穿電極而設置的連接通孔。因此，布局面積的損失可能會變大。在這種情況下，如圖4所示，針對每個層疊芯片103僅形成芯片地址寫入路徑，且其它數(shù)據(jù)線的連接路徑以在相同位置重疊的方式布置。芯片選擇地址是用于選擇層疊位置為哪一層的解碼器的數(shù)據(jù)線的選擇地址，且在連接4層的存儲器芯片的情況下，需要2位(bit)的芯片地址解碼線101。在所有晶片處理結束且針對所有層疊晶片的電連接和外部輸入/輸出端子的形成完成時，將芯片解碼地址寫入各層中的器件中。稍后，將參考圖5和隨后的附圖對這種寫入進行說明。應當注意，只有對于芯片選擇地址寫入路徑才需要針對每個晶片改變第二貫穿電極的布置。當?shù)刂穼懭腚娐繁或寗硬⑶椅挥谂c地址線相對應的位置處的選擇晶體管被導通時，信息被寫入到與解碼地址相對應的熔絲電路中。此時，需要如下結構：在該結構中，信息被寫入到與地址相對應的晶片的熔絲(例如，在圖1所示的存儲器芯片20的情況下，即熔絲器件24)中，而信息不被寫入到不與地址相對應的晶片的熔絲中。因此，可以以如下方式形成掩模：僅在與熔絲的寫入部分中的地址相對應的位置打開貫穿電極，且在其它部分處不打開貫穿電極。一旦數(shù)據(jù)被寫入至芯片地址解碼線中，芯片地址在此后就被永久地識別，且通過執(zhí)行與芯片地址解碼線的數(shù)據(jù)比較實現(xiàn)辨別芯片是否是將數(shù)據(jù)寫入其中或從其中刪除數(shù)據(jù)的芯片。通過以這種方式預先寫入層疊芯片的地址信息，能夠同時存取多個芯片的任意xy地址，從而能夠應對高速并行處理和冗余區(qū)域的共用等，這在構建層疊芯片系統(tǒng)時具有大的優(yōu)勢。圖5是用于說明將沿z方向(連接層位置)的地址被寫入到每個晶片中的原理的示圖。在參考圖5進行的說明中，以在4個層中層疊4個芯片的情況作為示例。從如下器件(在下文中，被稱為芯片地址解碼器)提供用于控制層疊芯片的地址的信號，所述器件存在于與形成有諸如圖2所示的芯片60、芯片70和芯片80等陣列器件的晶片不同的層中。地址寫入器件(熔絲、反熔絲等)被裝入各層中，同時連接至層疊的芯片地址解碼器。如上所述，由于通過針對每層改變第二貫穿電極的布置來切換用于寫入地址信息的熔絲器件的位置，所以當控制芯片切換地址信號時，與地址信號相對應的地址寫入器件被驅動。例如，在如圖3所示地設置有貫穿電極的層疊芯片中，設置在部分b中的貫穿電極65(其對應于第一貫穿電極)和貫穿電極67(其對應于第二貫穿電極)在第一層的芯片60中被連接。貫穿電極65與芯片地址解碼器連接，且地址寫入器件被并入貫穿電極65中。具體地，地址寫入器件被裝入經由表面配線66與貫穿電極67連接(即，與貫穿電極65連接)的器件69中。在控制芯片側切換地址信號(具體地，例如切換至與第一層芯片60相對應的地址信號)的情況下，與該地址信號相對應的地址寫入器件(在此情況下是被裝入第一層的芯片60中的地址寫入器件)被驅動。通過針對各層執(zhí)行如上所述的地址信號切換、地址寫入器件的驅動和地址寫入，將表示芯片被層疊在哪一層中的地址寫入到各層疊芯片中。例如，如圖5所示，(00)被寫入以作為第一層的芯片中的地址。在圖5所示的(000/1)中，(00)是層疊地址(stackaddress)，且(0/1)在接通(on)狀態(tài)下取1值并且在關斷(off)狀態(tài)下取0值。層疊地址是芯片在層疊方向(z軸方向)上的地址。接通/關斷信息是用于如下的信息：在如上所述地接通位于與地址線相對應的位置處的選擇晶體管時，使信息寫入到與解碼地址相對應的熔絲電路中。類似地，(01)被寫入以作為第二層的芯片中的層疊地址，(10)被寫入以作為第三層的芯片中的層疊地址，且(11)被寫入以作為第四層的芯片中的層疊地址。應當注意，雖然在4層的情況下使用了2位的層疊地址，但是可以根據(jù)層疊芯片的數(shù)量設定層疊地址的位數(shù)。以此方式，將層疊芯片的地址信息永久地寫入到各個芯片中。在如上所述的地址寫入之后的操作中，通過將被寫入到芯片中的層疊芯片地址信息與數(shù)據(jù)將被寫入的芯片的地址信息進行比較，能夠將位于正確的地址位置處的數(shù)據(jù)傳輸至各芯片而不需要經由特定的貫穿電極(通孔)。通過基于這種原理將層識別地址寫入到各芯片中，能夠執(zhí)行通過多條路徑發(fā)送數(shù)據(jù)的批量處理，或者形成在不經由控制芯片的情況下在各陣列器件之間直接傳輸數(shù)據(jù)的直接路徑，從而帶來下述巨大優(yōu)勢：器件速度上升且電力消耗降低。<關于冗余區(qū)域的共用>如上所述，通過將表示芯片被層疊在哪一層中的地址寫入到各層疊芯片中，例如下述的冗余區(qū)域的共用成為可能。首先，將參考圖6說明將具有缺陷的行替換為另一行的情況。圖6分別示出了例如芯片60，且芯片60被假定為存儲器。在芯片60中，由于第2行包含缺陷(附圖中的x標記代表缺陷)，所以第2行作為缺陷行而無效。在芯片60中，第15至20行被設定為冗余行，所述冗余行是這樣的缺陷行的替代行。使被設定為冗余行的第15行有效以代替作為缺陷行而被無效的第2行。以此方式，在檢測到缺陷行的情況下，使冗余行代替缺陷行而有效，從而替換該缺陷行。圖6的b所示的狀態(tài)是7行被檢測出為缺陷行的狀態(tài)。第2行、第3行、第5行、第6行、第8行、第9行和第12行(即，總共7行)被檢測出為缺陷行。冗余行是第15行至第20行這6行。在這種狀態(tài)下，第15行替換第2行，第16行替換第3行，第17行替換第5行，第18行替換第6行，第19行替換第8行，且第20行替換第9行。然而，由于沒有用來替換第20行的冗余行，所以無法替換第20行。在這種情況下，芯片60本身作為缺陷被處理。此外，當層疊多個芯片且層疊芯片中包含缺陷芯片60時，在沒有如上所述的地址寫入(識別層的方法)的情況下，所有層疊芯片作為缺陷被處理。具體地，因為通常僅能夠在相同的芯片內識別替換冗余地址，所以難以執(zhí)行跨層疊芯片的冗余救濟。然而，如果如上所述地預先將層疊芯片選擇地址(z地址，對應于上述的層疊地址)寫入到芯片中，則能夠執(zhí)行平行的層疊芯片上的測試/冗余救濟，并且只要層疊在相關芯片上方和下方的芯片中存在一個未使用的救濟冗余行，就能夠使用該冗余行來進行替換，從而帶來如下大的優(yōu)點：層疊芯片的良品率提高。將參考圖7對此進行說明。在圖7的左側示出了芯片60，且在右側示出了芯片70。另外，芯片60和芯片70是如圖3所示地層疊的芯片。圖7的左側示圖所示的芯片60處于如同在圖6a所示的芯片60中的第2行被檢測出為缺陷行并且被第15行替換的狀態(tài)。圖7的右側示圖所示的芯片70處于如同在圖6b所示的芯片60中的如下狀態(tài)：被檢測出為缺陷行的第2行被第15行替換，第3行被第16行替換，第5行被第17行替換，第6行被第18行替換，第8行被第19行替換，且第9行被第20行替換。盡管在圖7的右側示圖所示的芯片70中，第12行也被檢測出為缺陷行，但是由于設置在芯片70中的冗余行已經被用于其它缺陷行，所以沒有剩余的冗余行來替換第12行。雖然芯片70中所以冗余行都被使用，但是在芯片60中，仍然剩余有作為未使用的冗余行的第16至第20行。由于根據(jù)本發(fā)明能夠如上所述地識別層疊芯片，所以能夠將在芯片70內無法被分配的缺陷行分配給芯片60中的冗余行。在這種情況下，由芯片60的第16行替換芯片70的第12行。在此之后，將被寫入到芯片70的第12行中的數(shù)據(jù)寫入到替換的芯片60的第16行中。以此方式，即使在現(xiàn)有技術中當各晶片內的缺陷行的數(shù)量超過冗余行的數(shù)量時無法進行救濟的情況下，根據(jù)本發(fā)明也可以進行救濟。具體地，根據(jù)本發(fā)明，能夠通過執(zhí)行跨上下層疊的多個晶片的測試來分配冗余區(qū)域。因此，能夠使因芯片的層疊而導致的良品率損失最小化，并且實現(xiàn)芯片成本的下降。<關于fpga結構>接下來，將對通過應用本發(fā)明來形成fpga(可編程邏輯陣列)的情況進行說明。首先，為了說明應用了本發(fā)明的情況與未應用本發(fā)明的情況之間的差異，將參考圖8說明未應用的情況。圖8所示的層疊芯片是通過層疊芯片201至205而獲得的。在芯片201上布置有多個靜態(tài)隨機存儲器(staticrandomaccessmemory，sram)，在芯片202上布置有多個聯(lián)合測試行動組(jointtestactiongroup，jtag)，且在芯片203上布置有多個乘法器。在芯片204上形成有時鐘網路。在芯片205的預定位置布置有i/o單元、內部配線和邏輯單元。在層疊芯片201至205中，邏輯元件布置成陣列，并且由用于寫入邏輯功能的查找表(lookuptable)和存儲單元構成。每個fpga芯片的主要部分由用于連接陣列上的邏輯元件的內部配線構成，且形成有用于調整時序的時鐘網路和輸入輸出單元等。元件的輸出端連接至通過時鐘進行同步的觸發(fā)器，且每個時序的計算數(shù)據(jù)被傳輸至隨后的階段。通過寫入到邏輯元件中的功能程序和用于切換內部連接配線的連接目的地的連接程序，通用fpga能夠讀取大型邏輯電路并在刪除的同時進行操作。圖9的a和圖9的b分別示意性地示出了通過使用本發(fā)明的原理來形成可編程邏輯陣列的示例。在圖9的a所示的層疊芯片中，在形成有i/f單元的i/f芯片221上層疊有fpga芯片222至224。在fpga芯片222至224中的各者中，布置有多個可配置邏輯塊(configurablelogicblock，clb)、ram和數(shù)字信號處理器(digitalsignalprocessor，dsp)等，且布置有用于與各層交換數(shù)據(jù)的接口(i/o單元)。在圖9的b所示的層疊芯片中，在支撐基板241上層疊有fpga芯片242至244。另外，在fpga芯片244上層疊有hm-ip(硬宏ip)芯片245和i/o芯片246。fpga芯片242至244的構造類似于fpga芯片222(圖9的a)的構造。在hm-ip芯片245上形成有hm-ip單元。在i/o芯片246上形成有i/o單元。在每層中形成有貫穿電極(tsv)，且各層通過tsv連接。在圖9的a所示的層疊芯片中，各層被i/f芯片221支撐，且經由該i/f芯片221進行與其它處理單元的數(shù)據(jù)交換。在圖9的a所示的層疊芯片中，假定i/f芯片221是底層，則經由i/f芯片221輸出來自作為上層的fpga芯片242至244的數(shù)據(jù)。在此情況下，數(shù)據(jù)從上層向下層流動。在圖9的b所示的層疊芯片中，各層被支撐基板241支撐。假定支撐基板241是底層，則經由位于頂部的i/o芯片246進行與其它處理單元的數(shù)據(jù)交換。在圖9的b所示的層疊芯片中，經由作為上層的i/o芯片246輸出來自作為下層的fpga芯片242至245的數(shù)據(jù)。在此情況下，數(shù)據(jù)從下層向上層流動。如上所示，本發(fā)明的應用范圍不受以何種方式提取來自各層的數(shù)據(jù)限制。能夠通過僅將陣列部層疊成多層來改變待安裝的邏輯元件的數(shù)量。此外，如下構造成為可能：在該構造中，在與陣列部的晶片不同的晶片上形成輸入/輸出部和核心邏輯ip部。<關于三維網路>如上所示，根據(jù)本發(fā)明，可以層疊多個芯片并且識別各芯片位于哪一層。例如，可以層疊多個fpga芯片并且將所述多個fpga芯片作為一個芯片進行處理。換言之，能夠通過層疊多個fpga芯片來將這些芯片作為能夠沿縱向方向和橫向方向三維地傳輸/接收信號的一個芯片進行處理。這里，將對實現(xiàn)與網路三維地連接的fpga的方法進行說明。圖10的a是示出了第一層的fpga芯片301的部分構造。在fpga芯片301中沿平面方向布置有多個被稱為clb的邏輯塊。在圖10的a中，圖示了4個clb312-1至312-4。邏輯塊(clb312)通過配線組連接。雖然圖10的a圖示了通過一條線進行的連接，但是也可如圖13所示地通過多條線進行連接。此外，在clb312之間還設置有選擇開關(sw)311-1至311-4。例如，通過選擇開關311-4的切換來將來自clb312-4的輸出提供至設置在附圖左側的clb312-2或提供至設置在附圖右側的clb312-3。通過在第一層的fpga芯片301中設置配線和選擇開關，能夠在該層內沿縱向方向和橫向方向移動數(shù)據(jù)。這里，相同層內的橫向方向被稱為x軸方向，且縱向方向被稱為y軸方向。各個層(在此處為4層)的fpga芯片均包括如圖10的a所示的構造。圖10的b是兩個芯片(即，層疊有fpga芯片301和fpga芯片302)的情況下的第一層和第二層的邏輯合成圖。如同在fpga芯片301中一樣，fpga芯片302也被構造成包括選擇開關321-1至321-4和clb322-1至322-4。另外，當進行層疊時，還設置有用于連接各層的clb的選擇開關。在下文中，層疊方向被稱為z軸方向。z軸方向是與形成有clb的平面垂直的方向。在層疊多個fpga芯片的情況下，還設置有用于沿z軸方向傳輸信號的選擇開關。在圖10的b所示的示例中，選擇開關323-1至323-4和選擇開關324-1至324-4被設置為用于沿z軸方向傳輸信號的選擇開關。以此方式，設置有用于在芯片內傳輸信號的選擇開關和用于向/從層疊在芯片上方和下方的芯片傳輸信號的選擇開關。在下文中，用于向/從層疊在芯片上方和下方的芯片傳輸信號的選擇開關將被稱為z軸方向選擇開關，以與用于在芯片內傳輸信號的選擇開關進行區(qū)分。如圖10的b所示，在層疊兩個芯片的情況下第一層和第二層的相同圖案實際上在平面上重疊，并且通過經由z軸方向選擇開關對它們進行連接，能夠實現(xiàn)如同雙倍密度的連接。圖11的a是在通過層疊兩個芯片(即，fpga芯片301和fpga芯片302)獲得的層疊芯片上額外地層疊fpga芯片303的情況下的第一層至第三層的邏輯合成圖。與fpga芯片301類似，fpga芯片303也被構造成包括選擇開關331-1至331-4和clb332-1至332-4。在層疊三個芯片的情況下，以如同在層疊兩個芯片的情況下的方式設置z軸方向選擇開關。在圖11的a所示的3層疊層的情況下，與圖10的b所示的2層疊層相比，額外地設置有z軸方向選擇開關333-1至333-4和z軸方向選擇開關334-1至334-4。圖11的b是以如下方式層疊成4層的狀態(tài)的邏輯合成圖：在圖11的a所示的層疊有fpga芯片301至303的3層層疊芯片上額外地層疊fpga芯片304。如同在fpga芯片301中，fpga芯片304也被構造成包括選擇開關341-1至341-4(在圖11的b中圖示了選擇開關341-1和341-2)和clb342-1至342-4(在圖11的b中圖示了clb342-1和342-2)。在層疊4個芯片的芯片下，以如同在層疊兩個芯片的情況和層疊三個芯片的情況下的方式設置z軸方向選擇開關。在圖11的b所示的4層疊層的情況下，與圖11的a所示的3層疊層相比，額外地設置有z軸方向選擇開關343-1至343-4(在圖11的b中圖示了z軸方向選擇開關343-1和343-2)和z軸方向選擇開關344-1至344-4(在圖11的b中圖示了z軸方向選擇開關344-1和344-2)。在層疊4層的情況下，可以獲得具有1/2的clb間隙和4倍密度的電路。通過以此方式層疊fpga芯片，密度能夠增大為與層疊芯片的數(shù)量相對應的倍數(shù)，例如，在兩層的情況下為兩倍，且在四層的情況下為四倍。以此方式，在連接陣列上的各層的邏輯元件的內部配線之間，經由選擇開關和貫穿電極形成相對于(z軸方向)正上方或正下方的晶片的配線層的電連接。邏輯元件的坐標，能夠由行和列解碼器以及芯片地址解碼器指定位置。相同層內的邏輯元件經由能夠切換網格狀的內部連接配線的連接方向的選擇開關(即，例如，選擇開關321)而彼此連接。另外，z軸方向選擇開關(例如，選擇開關323)被設置用來切換各層之間的連接方向。此外，將參考圖12說明選擇開關和z軸方向選擇開關的操作。本發(fā)明經由通孔連接fpga芯片的內部連接配線，并且通過z軸方向選擇開關切換相對于上下層的連接方向。將2位數(shù)據(jù)寫入到用于沿縱向方向(z軸方向)切換至配線的z軸方向選擇開關中，且能夠通過寫入到z軸方向選擇開關中的信息(0,0)、(0,1)、(1,0)和(1,1)單獨地選擇將哪個輸入信號用于相關地址的輸入或將要沿哪個方向發(fā)送輸出信號。圖12示出了布置在圖11的a(圖11的b)所示的fpga芯片之中的fpga芯片302的clb322-1、與clb322-1相關的選擇開關321-1、z軸方向選擇開關323-1和z軸方向選擇開關324-1。選擇開關321-1是用于控制fpga芯片302內的信號的傳輸/接收的選擇開關。z軸方向選擇開關323-1和z軸方向選擇開關324-1是用于控制向沿z軸方向布置的其它芯片(在此例中為fpga芯片301和fpga芯片303)發(fā)送信號或控制接收來自這些芯片的信號的選擇開關。另外，z軸方向選擇開關323-1和z軸方向選擇開關324-1中的一者控制來自另一層的fpga芯片的信號的輸入(in)，且另一者控制向另一層的fpga芯片的輸出(out)。這里，在假定z軸方向選擇開關323-1是用于控制來自fpga芯片301或fpga芯片303的信號的輸入的選擇開關的情況下進行說明。另外，在假定z軸方向選擇開關324-1是用于控制向fpga芯片301或fpga芯片303的信號的輸出的選擇開關的情況下進行說明。在參考圖12進行的說明中，假定fpga芯片301布置在fpga芯片302下方，且fpga芯片303布置在fpga芯片302上方。如上所述，2位的數(shù)據(jù)被寫入到z軸方向選擇開關323-1和z軸方向選擇開關324-1中的每者中。參考圖12所示的z軸方向選擇開關323-1，在相對于z軸方向選擇開關323-1的2位的數(shù)據(jù)(d1，d2)被寫入(0，0)的情況下，z軸方向選擇開關323-1連接至(x，y，z)的配線，即相同層(其在此情況下為fpga芯片302)內的配線。在這種狀態(tài)的情況下，輸入至z軸方向選擇開關323-1的信號被輸出至相同層的選擇開關(即，例如，選擇開關321-1)。在相對于z軸方向選擇開關323-1的數(shù)據(jù)(d1，d2)被寫入(0，1)的情況下，z軸方向選擇開關323-1連接至(x，y，z-1)的配線，即下層(其在此情況下為fpga芯片301)的配線。在這種狀態(tài)的情況下，輸入至z軸方向選擇開關323-1的信號被輸出至作為下層的fpga芯片301。在相對于z軸方向選擇開關323-1的數(shù)據(jù)(d1，d2)被寫入(1，0)的情況下，z軸方向選擇開關323-1連接至(x，y，z+1)的配線，即上層(其在此情況下為fpga芯片303)的配線。在這種狀態(tài)的情況下，輸入至z軸方向選擇開關323-1的信號被輸出至作為上層的fpga芯片303。在相對于z軸方向選擇開關323-1的數(shù)據(jù)(d1，d2)被寫入(1，1)的情況下，z軸方向選擇開關323-1連接至(x，y，z-1)和(x，y，z+1)的配線，即下層的配線(其在本情況下為fpga芯片301)和上層的配線(其在本情況下為fpga芯片303)。在這種狀態(tài)的情況下，從作為下層的fpga芯片301輸入至z軸方向選擇開關323-1的信號被輸出至作為上層的fpga芯片303，且從作為上層的fpga芯片303輸入的信號被輸出至作為下層的fpga芯片301。而且，圖12所示的z軸方向選擇開關324-1也是通過與z軸方向選擇開關323-1類似的寫入數(shù)據(jù)(d1，d2)來確定連接目的地。以此方式，通過寫入到z軸方向選擇開關中的數(shù)據(jù)(d1，d2)來確定連接目的地，并且輸入的信號被輸出至確定的連接目的地。應當注意，d1(z)≠1例如被設定用于不具有上層fpga芯片(即，圖11的b所示的示例中的fpga芯片304)的層。此外，d2(z)≠1例如被設定用于不具有下層fpga芯片(即，圖11的b所示的示例中的fpga芯片301)的層。此外，(x，y，z)的d1和(x，y，z+1)的d2被設定成相對于所有(x，y，z)的組合滿足d1(z)＝d2(z+1)。以此方式，通過參考陣列結構的已被寫入到熔絲中的沿z方向的地址信息來判斷是否寫入數(shù)據(jù)。盡管使用了2位的數(shù)據(jù)被用于開關控制的示例來說明圖12，但是本發(fā)明還可應用于選擇開關的位(bit)數(shù)和貫穿電極(連接端口)的數(shù)量增大的情況。能夠通過增大選擇開關的位數(shù)和貫穿電極的數(shù)量來任意地設定能夠被切換的連接部的數(shù)量。然而，需要設定正上方(z+1)芯片和正下方(z-1)芯片的連接信息以及相關芯片(z)的連接信息，使得它們不會相互矛盾。應當注意，本發(fā)明的z軸方向選擇開關被設計用于陣列器件。因此，底層的fpga芯片無法沿向下方向選擇連接開關，且頂層的fpga芯片無法沿向上方向選擇連接開關。圖13是用于說明與z軸方向選擇開關成組地布置的連接通孔(貫穿電極)的特定結構的示圖。用于連接至上層側的z軸方向選擇開關的貫穿電極和用于連接至下層側的z軸方向選擇開關的貫穿電極被連接至與作為數(shù)據(jù)寫入的目標的邏輯元件被連接的層的z軸方向選擇開關。參考圖13，例如，將fpga芯片301作為奇數(shù)層(即，第一層)的芯片的例子并且將fpga芯片302作為偶數(shù)層(即，第二層)的芯片的例子進行說明。在fpga芯片301上形成有clb312和用于控制芯片內信號的輸入/輸出的選擇開關311。另外，還形成有用于控制芯片之間信號的輸入/輸出的z軸方向選擇開關313。此外，還形成有與z軸方向選擇開關313連接的貫穿電極411和貫穿電極412。類似地，在fpga芯片302上形成有clb322、用于控制芯片內信號的輸入/輸出的選擇開關321、用于控制芯片之間信號的輸入/輸出的z軸方向選擇開關323以及與z軸方向選擇開關323連接的貫穿電極421和貫穿電極422。這里，將關注與z軸方向選擇開關313連接的貫穿電極411和貫穿電極412。在與z軸方向選擇開關313連接的貫穿電極411和貫穿電極412之中，貫穿電極411是連接至上層的fpga芯片302的選擇開關的貫穿電極，且貫穿電極412是連接至下層的fpga芯片的選擇開關(例如，當在下層中沒有fpga芯片時，其為下層中的邏輯電路芯片等的預定端子)的貫穿電極。在以此方式設定(設計)與z軸方向選擇開關313連接的貫穿電極411和貫穿電極412的情況下，以如下方式設定(設計)上層的fpga芯片302的與z軸方向選擇開關323連接的貫穿電極421和貫穿電極422。具體地，由于貫穿電極411是針對上層的貫穿電極(上(up)方向的貫穿電極)，所以與貫穿電極411連接的貫穿電極421是針對下層的貫穿電極(下(dn)方向的貫穿電極)。此外，由于貫穿電極412是針對下層的貫穿電極(下(dn)方向的貫穿電極)，所以與貫穿電極412連接的貫穿電極422是針對上層的貫穿電極(上(up)方向的貫穿電極)。以此方式，由于需要電分離連接z-1層和z層的路徑與連接z+1層和z層的路徑，所以在奇數(shù)層和偶數(shù)層中交替地改變布置。在用于除貫穿電極之外的部分的掩模被共用的情況下，能夠通過具有z地址的計算處理進行對它們的切換來實現(xiàn)連接信息。當設計這種fpga芯片時，如果基于這種設計規(guī)則對例如通過cad工具設計的配線的結構進行優(yōu)化，則能夠實現(xiàn)fpga的三維網路連接。根據(jù)本發(fā)明，能夠進行設計以使得猶如在相同的芯片面積內實質上增大了陣列之間的距離或配線的數(shù)量，從而能夠顯著地提高面積使用效率。通過如上所述的方法，能夠實現(xiàn)與網路三維地連接的fpga芯片。因此，僅沿橫向方向通過配線連接邏輯元件的路徑被添加了縱向(層疊芯片之間)的路徑，從而能夠更有效地使用配線資源。根據(jù)如上所述的本發(fā)明，能夠層疊通過使用相同的掩模形成的晶片并且在形成電連接之后形成公共的輸入/輸出端子，從而制造集成有被分割成單片的各芯片的器件。另外，在層疊的晶片中，也能夠類似地實現(xiàn)單獨的晶片中已實現(xiàn)的功能。能夠在存儲器件中沿層疊方向共用存儲區(qū)域和冗余區(qū)域。因此，能夠顯著地提高良品率。能夠在fpga器件中的邏輯元件單元中實現(xiàn)三維網路連接。因此，能夠顯著地提高配線資源使用效率。應當注意，上面以存儲器芯片為例說明的實施例也可應用于fpga芯片。且上面以fpga芯片為例說明的實施例也可應用于存儲器芯片。<關于應用示例>將參考圖14說明應用了上述實施例的器件布置。在晶片501上布置有保護器件511、系統(tǒng)控制器512和內置電路513等。系統(tǒng)控制器512包括產生用于控制各單元的時鐘的時鐘產生單元、用于控制數(shù)據(jù)的讀取/寫入地址的地址選擇單元、用于控制對各單元的電力供應的電源控制單元、執(zhí)行操作測試等的測試單元以及執(zhí)行將缺陷行替換為冗余行等的處理的冗余控制單元等。在晶片501上還形成有外部連接端子(pad)。在晶片502上形成有貫通連接單元521、解碼器522和陣列單元523。晶片503和504具有與晶片502的構造類似的構造。換言之，晶片502至504是能夠使用相同的掩模制造的晶片。在晶片502至504均是存儲器的情況下，獲得了包括3層的存儲器的芯片。此外，雖然獲得了3層的存儲器，但是由于指定了用于識別層的地址且缺陷行不僅能夠被相同層的冗余行替換，還能夠被多個層的冗余行替換，所以這些存儲器能夠以作為一層的存儲器的方式進行處理。為了在芯片分割時不產生無用的空閑空間，期望晶片501的電路芯片和晶片502至504的陣列芯片以相同的芯片尺寸進行構造。圖15是示出了應用了上述實施例的圖像傳感器的構造的示圖。在圖15所示的圖像傳感器600中，在處理電路601上層疊有3層的存儲器602至604。另外，在存儲器604上層疊有攝像器件605，且在攝像器件605上形成有片上透鏡606。在圖像傳感器600中，由攝像器件605接收的信號的數(shù)據(jù)被寫入到存儲器602至604中，且處理電路601對被寫入到存儲器602至604中的數(shù)據(jù)進行處理。存儲器602至604均包括例如參考圖1至7說明的貫穿電極，且被寫入用于識別各層的地址，使得這些存儲器能夠如同它們是單個存儲器般進行處理。通過應用上述的實施例來實現(xiàn)在存儲晶片(存儲器602至604)中寫入上層和下層的地址的功能，能夠增大或減小存儲晶片的數(shù)量。通過這種方式，能夠在不改變電路功能或圖像傳感器的規(guī)格的情況下將待安裝的存儲器的容量變?yōu)閿?shù)倍。在圖15所示的圖像傳感器600中，攝像器件被層疊在通過層疊多個陣列器件獲得的器件結構上。圖像傳感器所需的光接收單元(攝像器件605)形成在頂層，在頂層側形成有設置在攝像器件605與片上透鏡606之間的濾色器。應當注意，盡管圖15示出了層疊有片上透鏡606的示例，但是也可以采用不設置片上透鏡606的結構。圖15所示的圖像傳感器600具有如下結構：在該結構中，多個存儲晶片(存儲器602至604)被層疊在控制電路晶片(處理電路601)上以作為攝像器件605的下層結構的示例。由于具有這種結構的圖像傳感器600成為在內部裝有存儲器602至604的圖像傳感器，所以能夠在不經由接口的輸出的情況下對存儲的圖像數(shù)據(jù)進行壓縮和校正等處理，從而能夠降低電力消耗并提高圖像處理速度。期望地，此時要安裝的存儲容量能夠根據(jù)運動圖像或處理內容的記錄時間而變化，但是就上述的芯片尺寸而言，難以改變平面規(guī)模。然而，在本發(fā)明中，通過將多個存儲基板進行層疊使用，即使在使用相同的圖像傳感器和電路晶片時，也能夠將待安裝的存儲容量變?yōu)閿?shù)倍，使得能夠根據(jù)像素數(shù)數(shù)量和電路尺寸選擇與成本相對應的存儲器安裝容量，從而擴大應用范圍。另外，如圖16所示，還可以在圖像傳感器620中設置2層的存儲器，以提高轉換速度。在圖16所示的圖像傳感器620中，當?shù)讓颖辉O定為第一層時，在第一層中層疊處理電路621，在第二層中層疊ad轉換器件622和存儲器623，在第三層中層疊ad轉換器件624和存儲器625，在第四層層疊攝像器件626，且在第五層中層疊透鏡627。每層包括例如參考圖1至7說明的貫穿電極，使得能夠經由貫穿電極進行數(shù)據(jù)交換。第二層和第三層具有相同的構造并且均包括ad轉換器件和存儲器。在這種構造下，例如，能夠進行如圖16的右側所示的處理。例如，通過第三層的ad轉換器件624對由攝像器件626捕捉的圖像的信號進行處理，且將處理結果臨時地存儲在存儲器625中?？商娲?，通過第三層的ad轉換器件624對由攝像器件626捕捉的圖像的信號進行處理并接著將其輸出至處理電路621，且將經處理電路621處理的處理結果臨時地存儲在存儲器625中。雖然在第三層中進行如上所述的處理，但是也可以在第二層中進行類似的處理。具體地，雖然將經第三層的ad轉換器件624轉換的結果或經處理電路621處理的結果存儲在存儲器625中，但是也可以將經第二層的ad轉換器件622轉換的結果或經處理電路621處理的結果存儲在存儲器623中。當處理電路621進行處理時，將處理結果臨時地存儲在存儲器623或存儲器625中。因此，能夠提高處理速度。另外，通過構造如圖17所示的圖像傳感器，能夠夠提高處理速度。在圖17所示的圖像傳感器640中，當?shù)讓颖辉O定為第一層時，在第一層上層疊處理電路641，在第二層中層疊ad轉換器件642，在第三層中層疊ad轉換器件643，在第四層層疊有攝像器件644，且在第五層中層疊透鏡645。而且，在此情況下，每層包括例如參考圖1至7說明的貫穿電極，使得能夠經由貫穿電極進行數(shù)據(jù)交換。第二層和第三層具有相同的構造并且均包括ad轉換器件。在這種構造下，例如，能夠進行如圖17的右側所示的處理。例如，通過第三層的ad轉換器件643對由攝像器件644捕捉的圖像的信號進行處理，且將處理結果輸出至處理電路621以進行處理。雖然在第三層中進行如上所述的處理，但是也可以在第二層中進行類似的處理。具體地，雖然將經第三層的ad轉換器件624轉換的結果輸出至處理電路641，但是也可以通過第二層的ad轉換器件642進行轉換。例如，在攝像器件644以120fps拍攝圖像的情況下，由于第二層的ad轉換器件642和第三層的ad轉換器件643能夠分別處理120fps，所以處理電路641能夠以240ftp進行處理。具體地，在這種構造下，ad轉換器件642和ad轉換器件643能夠每次120ftp地交替地輸出至處理電路641，以實現(xiàn)兩倍的轉換速度。應當注意，代替在ad轉換器件642和ad轉換器件643中進行相同的處理，ad轉換器件642也可以處理來自具有長曝光的像素的信號，且ad轉換器件643也可以處理來自具有短曝光的像素的信號，從而處理來自具有不同的曝光時間的像素的信號。此外，ad轉換器件642可執(zhí)行轉換以生成靜態(tài)圖像，且ad轉換器件643可執(zhí)行轉換以生成運動圖像，從而生成不同的圖像。本發(fā)明的應用范圍不限于圖像傳感器，且例如，本發(fā)明還可應用于如圖18所示的裝置。圖18所示的裝置660包括第一層中的處理電路661、第二層中的存儲器662、第三層中的存儲器663和第四層中的大型集成部(large-scaleintegration，lsi)664。將由lsi664處理的數(shù)據(jù)或待處理的數(shù)據(jù)暫時存儲在第二層存儲器662或第三層存儲器663中。lsi664例如是用于高速通信的rf芯片，并且可以是無法安裝在與處理電路661相同的基板上的電路。在lsi664與存儲器662和663能夠無需經由i/o(輸入/輸出)即可交換數(shù)據(jù)的結構下(即，在存儲器能夠被層疊成多層并且無需經由i/o即可與lsi664進行數(shù)據(jù)交換的結構下)，能夠減少部件的數(shù)量，并且能夠期待進一步小型化以及處理速度的提高。而且，在此情況下，每層包括例如參考圖1至7說明的貫穿電極，使得能夠經由貫穿電極進行數(shù)據(jù)交換。<關于應用示例(存儲器)>作為使用本發(fā)明的配線連接結構的另一應用示例，將說明本發(fā)明的配線連接結構應用于層疊有多個存儲器件(即，存儲器芯片或存儲管芯(die))的層疊存儲器結構的實施例。在參考圖1至7說明的實施例中，已經例示了如下情況：存儲用于識別各層存儲器芯片中的每一者層疊在哪一層中的地址以執(zhí)行數(shù)據(jù)的寫入和讀取。相比之下，在本應用示例(下述的第一至第五層疊存儲器的結構)中，將以各層的各存儲器芯片存儲這樣的地址并進行處理的情況和這些存儲器芯片不存儲這樣的地址并進行處理的情況為例說明額外地層疊存儲器的情況。在下面的實施例中，將以在8個層中層疊存儲器的情況為例進行說明。此外，將16位的ddr3存儲器作為下述實施例中使用的存儲器的示例。首先，將對各層的各存儲器芯片不存儲地址并進行處理的情況進行說明。(第一層疊存儲器的結構)第一層疊存儲器的結構是通過層疊多個存儲器芯片和用于控制所述多個存儲器芯片的操作的控制芯片而獲得的層疊存儲器結構。在第一層疊存儲器結構中，用于傳輸將被寫入到存儲器中的數(shù)據(jù)或從存儲器中讀出的數(shù)據(jù)的信號線被獨立地連接至層疊存儲器結構中包括的各個存儲器芯片。用于傳輸如下控制信號的信號線由層疊存儲器結構中包括的各個存儲器芯片共用(多路復用)，所述控制信號用于傳輸控制針對存儲器的寫入操作和讀取操作所必需的地址和指令等。用于傳輸如下信號的信號線由層疊存儲器結構中包括的各個存儲器芯片共用(多路復用)，所述信號用于指派或指定用于執(zhí)行寫入操作或讀取操作的存儲器。圖19是示出了層疊存儲器結構700中的配線相對于各存儲器芯片的連接結構的示意圖。這里，圖19是示出了用于發(fā)送/接收數(shù)據(jù)的數(shù)據(jù)信號線不被多路復用的情況下的層疊存儲器的構造的示圖。應當注意，所謂“數(shù)據(jù)信號線不被多路復用”是指層疊存儲器結構中的與存儲器芯片連接的數(shù)據(jù)線針對各存儲器芯片獨立地布線的結構。在圖19所示的層疊存儲器結構700中，層疊有8個存儲器芯片701-1至701-8。圖19的a示出了數(shù)據(jù)信號線的配線結構，圖19的b示出了用于傳輸控制關于存儲器的寫入操作和讀取操作所必需的地址和指令等的控制信號線的配線結構，且圖19的c示出了用來傳輸用于指派或指定執(zhí)行寫入操作或讀取操作的存儲器的信號的信號線的配線結構。應當注意，作為用于指派或指定將要操作的存儲器的芯片指派信號線，例如可使用存儲器的芯片指派信號線或控制信號線的一部分。圖19所示的層疊存儲器結構700包括用于控制針對存儲器芯片的數(shù)據(jù)寫入操作和讀取操作的控制芯片702。圖19的a至c所示的數(shù)據(jù)信號線、控制信號線和芯片指派信號線被布線在層疊存儲器結構700中包括的控制芯片702與存儲器芯片之間。如圖19的a所示，數(shù)據(jù)信號線是分別針對存儲器芯片701-1至701-8設置的。換言之，數(shù)據(jù)信號線711-1連接至存儲器芯片701-1，數(shù)據(jù)信號線711-2連接至存儲器芯片701-2，數(shù)據(jù)信號線711-3連接至存儲器芯片701-3，數(shù)據(jù)信號線711-4連接至存儲器芯片701-4，數(shù)據(jù)信號線711-5連接至存儲器芯片701-5，數(shù)據(jù)信號線711-6連接至存儲器芯片701-6，數(shù)據(jù)信號線711-7連接至存儲器芯片701-7，且數(shù)據(jù)信號線711-8連接至存儲器芯片701-8。在存儲器芯片701-1至701-8中的每者是16位的ddr3的情況下，數(shù)據(jù)信號線711-1至711-8均是用于發(fā)送/接收16位的數(shù)據(jù)的信號線，且這種信號線分別連接至8個存儲器(8芯片)。通過數(shù)據(jù)信號線711-1至711-8被并聯(lián)地布線的結構，圖19所示的層疊存儲器結構700能夠同時地寫入或讀取16*8位(即，128位)的數(shù)據(jù)。在這種結構下，能夠實現(xiàn)高速通信。數(shù)據(jù)信號線711-1至711-8被設置作為上述的貫穿電極。在此情況下，設置有構成數(shù)據(jù)信號線711-1至711-8的一部分并且在被層疊時成為貫穿層疊時的一個貫穿電極的貫穿電極(第一貫穿電極)。另外，設置有用于與這些貫穿電極連接的貫穿電極(第二貫穿電極)。在下面的說明中，除非需要將數(shù)據(jù)信號線711-1至711-8彼此區(qū)分開，否則將數(shù)據(jù)信號線簡稱為數(shù)據(jù)信號線711。類似地，除非需要將存儲器芯片701-1至701-8彼此區(qū)分開，否則將存儲器芯片簡稱為存儲器芯片701。這同樣適用于其它部分。應當注意，盡管在圖19中，存儲器芯片701被圖示成方形且用于連接存儲器芯片701與控制芯片702的數(shù)據(jù)信號線711被布線在將要與控制芯片702連接的存儲器芯片701的外部，但是這種圖示僅是為了說明數(shù)據(jù)信號線711的配線結構，且如稍后參考圖20所述，數(shù)據(jù)信號線711可被接線在存儲器芯片701的區(qū)域內部。此外，如稍后參考圖21所述，存儲器芯片701包括將要布置構成數(shù)據(jù)信號線711的第一貫穿電極和第二貫穿電極的區(qū)域。另外，盡管在圖19的b和c中示出了控制信號線721和芯片指派信號線731的配線結構，但是這些線也像數(shù)據(jù)信號線711一樣可以布置在存儲器芯片的區(qū)域中。此外，盡管圖19的a、圖19的b和圖19的c中分別圖示了存儲器芯片701，但是這些存儲器芯片僅是為了說明而分別地圖示，且數(shù)據(jù)信號線711、控制信號線721和芯片指派信號線731布置在相同(相同的層)的存儲器芯片701的預定區(qū)域中。返回參考圖19的a，例如，貫穿存儲器芯片701-1至701-8的一個貫穿電極(其對應于第一貫穿電極)被設置為數(shù)據(jù)信號線711-1的沿縱向方向的貫穿電極。另外，第一貫穿電極連接至僅與存儲器芯片701-1連接的電極(第二貫穿電極)。應當注意，在一條數(shù)據(jù)信號線711進行16位的并行傳輸?shù)那闆r下，通過設置16對第一貫穿電極和第二貫穿電極來實現(xiàn)16位的并行傳輸。盡管在附圖中圖示了一條第一貫穿電極和一條第二貫穿電極(包括第一貫穿電極和第二貫穿電極的數(shù)據(jù)信號線711)，但是為執(zhí)行16位的并行傳輸，設置有16個電極。例如，在存儲器芯片701-1對應于圖3所示的芯片60的情況下，沿縱向方向設置并且構成數(shù)據(jù)信號線711-1的第一貫穿電極是與圖3所示的貫穿電極65相對應的貫穿電極。參考圖3，貫穿電極65、貫穿電極76和貫穿電極85沿縱向方向構成一個貫穿電極，且該貫穿電極被設置為貫穿芯片60、芯片70和芯片70的電極。以此方式，數(shù)據(jù)信號線711-1的縱向方向被設置為貫穿多個芯片的一個貫穿電極。另外，僅與貫穿電極65和存儲器芯片701-1連接的電極(第二貫穿電極)對應于圖3中的沿橫向方向的背面配線68、貫穿電極67和表面配線66(特別地，對應于貫穿電極67)。盡管芯片60中的器件69通過背面配線68、貫穿電極67和表面配線66連接至貫穿電極65，但是這種電極(配線)被設置為構成數(shù)據(jù)信號線711-1的一部分的配線。將參考圖20對此做進一步說明。圖20是用于說明數(shù)據(jù)信號線711-1至711-8與貫穿電極之間的關系的示圖，且該示圖示出了層疊有存儲器芯片701-1至701-8的狀態(tài)下的數(shù)據(jù)信號線711-1至711-8。在圖20中，附有符號“a”的部分對應于第一貫穿電極，并且例如對應于圖3所示的貫穿電極61和貫穿電極65。而且，在圖20中，附有符號“b”的部分對應于背面配線，并且例如對應于圖3所示的背面配線63和背面配線68。而且，在圖20中，附有符號“c”的部分對應于表面配線，并且例如對應于圖3所示的表面配線62和表面配線66。而且，在圖20中，附有符號“d”的部分對應于第二貫穿電極，并且例如對應于圖3所示的貫穿電極67和貫穿電極73。在構成層疊存儲器結構700的存儲器芯片701-1中形成有貫穿電極701-1a-1至701-1a-8、背面配線701-1b-1至701-1b-8、表面配線701-1c-1至701-1c-8和貫穿電極701-1d。應當注意，盡管在圖20中沒有圖示例如與圖3所示的器件64相對應的器件，但是也設置有與表面配線701-1c連接的器件。類似地，在存儲器芯片701-2中形成有貫穿電極701-2a-1至701-2a-8、背面配線701-2b-1至701-2b-8、表面配線701-2c-1至701-2c-8和貫穿電極701-2d。應當注意，在圖20中省略了對一部分符號的說明。類似地，在存儲器芯片701-3中形成有貫穿電極701-3a-1至701-3a-8、背面配線701-3b-1至701-3b-8、表面配線701-3c-1至701-3c-8和貫穿電極701-3d。類似地，在存儲器芯片701-4中形成有貫穿電極701-4a-1至701-4a-8、背面配線701-4b-1至701-4b-8、表面配線701-4c-1至701-4c-8和貫穿電極701-4d。類似地，在存儲器芯片701-5中形成有貫穿電極701-5a-1至701-5a-8、背面配線701-5b-1至701-5b-8、表面配線701-5c-1至701-5c-8和貫穿電極701-5d。類似地，在存儲器芯片701-6中形成有貫穿電極701-6a-1至701-6a-8、背面配線701-6b-1至701-6b-8、表面配線701-6c-1至701-6c-8和貫穿電極701-6d。類似地，在存儲器芯片701-7中形成有貫穿電極701-7a-1至701-7a-8、背面配線701-7b-1至701-7b-8、表面配線701-7c-1至701-7c-8和貫穿電極701-7d。類似地，在存儲器芯片701-8中形成有貫穿電極701-8a-1至701-8a-8、背面配線701-8b-1至701-8b-8、表面配線701-8c-1至701-8c-8和貫穿電極701-8d。存儲器芯片701-1的貫穿電極701-1a-1、存儲器芯片701-2的貫穿電極701-2a-1、存儲器芯片701-3的貫穿電極701-3a-1、存儲器芯片701-4的貫穿電極701-4a-1、存儲器芯片701-5的貫穿電極701-5a-1、存儲器芯片701-6的貫穿電極701-6a-1、存儲器芯片701-7的貫穿電極701-7a-1和存儲器芯片701-8的貫穿電極701-8a-1彼此連接，并且構成一個第一貫穿電極(在下文中，被適當?shù)胤Q為第一貫穿電極711-1)。第一貫穿電極711-1是構成數(shù)據(jù)信號線711-1的一部分的電極。數(shù)據(jù)信號線711-1連接至存儲器芯片701-1。貫穿電極701-1d形成在存儲器芯片701-1中。貫穿電極701-1d對應于第二貫穿電極。貫穿電極701-1d連接至背面配線701-1b-1和表面配線701-1c-1。背面配線701-1b-1連接至貫穿電極701-1a-1(第一貫穿電極711-1)。因此，存儲器芯片701-1的與表面配線701-1c-1連接的器件(未示出)經由表面配線701-1c-1、貫穿電極701-1d和背面配線701-1b-1連接至第一貫穿電極711-1。與第一貫穿電極711-1連接的第二貫穿電極僅是存儲器芯片701-1中的貫穿電極701-1d。換言之，在表面配線701-1c-1至701-1c-8之中，僅表面配線701-1c-1連接至第一貫穿電極711-1。因此，在將數(shù)據(jù)傳輸至數(shù)據(jù)信號線711-1時，包括被提供數(shù)據(jù)的器件的存儲器芯片701是具有與第一貫穿電極711-1連接的表面配線的存儲器芯片701-1，且數(shù)據(jù)不被提供至其它的存儲器芯片701-2至701-8。類似地，貫穿電極701-2d被設置在存儲器芯片701-2中以作為與第二貫穿電極相對應的貫穿電極。貫穿電極701-2d連接至構成數(shù)據(jù)信號線711-2的第一貫穿電極711-2(第一貫穿電極711-2中包括的貫穿電極701-2a-2)。因此，在將數(shù)據(jù)傳輸至數(shù)據(jù)信號線711-2時，包括被提供數(shù)據(jù)的器件的存儲器芯片701是具有與第一貫穿電極711-2連接的表面配線的存儲器芯片701-2。類似地，其它數(shù)據(jù)信號線711-3至711-8由均貫穿多個芯片的貫穿電極(第一貫穿電極)和用于分別連接第一貫穿電極與存儲器芯片701-2至701-8的電極(第二貫穿電極、表面配線、背面配線)構成。由于下述的信號線也類似地由均貫穿多個芯片的第一貫穿電極和用于分別與第一貫穿電極連接的第二貫穿電極構成，所以將省略對它們的說明。在每個存儲器芯片701中，貫穿多個芯片的第一貫穿電極被設置在8個位置以作為用于傳輸1位數(shù)據(jù)的數(shù)據(jù)信號線711，且與第一貫穿電極連接的第二貫穿電極被設置在一個位置。在各存儲器芯片701內，設置在每個存儲器芯片701中的第一貫穿電極被設置在相同的位置，且對于每個存儲器芯片701，第二貫穿電極被設置在不同的位置。在執(zhí)行16位的并行傳輸?shù)那闆r下，128(16*8)個第一貫穿電極被設置用于數(shù)據(jù)信號線711，且在每個存儲器芯片701中設置有16個第二貫穿電極。在所有存儲器芯片701中，設置在每個存儲器芯片701中的128個第一貫穿電極被設置在相同的位置，且對于每個存儲器芯片701，16個第二貫穿電極被設置在不同的位置。這里，將參考圖21說明存儲器芯片701(在圖21中以存儲器芯片701-1為例)和控制芯片702的構造。首先對圖21的右側所示的存儲器芯片701-1的構造進行說明。存儲器芯片701-1由布置有存儲單元陣列的存儲單元陣列區(qū)域705、布置有存儲器芯片701-1中包括的存儲單元陣列的驅動電路和第二貫穿電極的第二貫穿電極布置區(qū)域706以及布置有存儲器芯片701-1的第一貫穿電極的第一貫穿電極布置區(qū)域707構成。在第一貫穿電極布置區(qū)域707中，設置有分別與圖20的貫穿電極701-1a-1相對應的16個貫穿電極，從而能夠執(zhí)行16位的并行傳輸。換言之，如圖21所示，在第一貫穿電極布置區(qū)域707中形成有16個第一貫穿電極，即貫穿電極701-1a-1-1至701-1a-1-16。在存儲器芯片701-1中，貫穿電極701-1a-1-1至701-1a-1-16連接至第二貫穿電極，第二貫穿電極也被設置在16個位置以能夠執(zhí)行16位的并行傳輸。具體地，如圖21所示，在第二貫穿電極布置區(qū)域706中形成有16個第二貫穿電極701-1d-1至701-1d-16。在存儲器芯片701-1中，貫穿電極701-1a-1-1至701-1a-1-16分別經由背面配線701-1b-1-1至701-1b-1-16連接至貫穿電極701-1d-1至701-1d-16。在存儲器芯片701-1的第一貫穿電極布置區(qū)域707中，還形成有與貫穿電極701-1a-2至701-1a-8相關的貫穿電極。換言之，在第一貫穿電極布置區(qū)域707中形成有構成數(shù)據(jù)信號線711-2的一部分的貫穿電極701-1a-2-1至701-1a-2-16。類似地，在第一貫穿電極布置區(qū)域707中形成有構成數(shù)據(jù)信號線711-3的一部分的貫穿電極701-1a-3-1至701-1a-3-16、構成數(shù)據(jù)信號線711-4的一部分的貫穿電極701-1a-4-1至701-1a-4-16和構成數(shù)據(jù)信號線711-5的一部分的貫穿電極701-1a-5-1至701-1a-5-16。此外，在第一貫穿電極布置區(qū)域707中形成有構成數(shù)據(jù)信號線711-6的一部分的貫穿電極701-1a-6-1至701-1a-6-16、構成數(shù)據(jù)信號線711-7的一部分的貫穿電極701-1a-7-1至701-1a-7-16和構成數(shù)據(jù)信號線711-8的一部分的貫穿電極701-1a-8-1至701-1a-8-16。以此方式，在存儲器芯片701-1的情況下，在存儲器芯片701-1中設置與第一貫穿電極相對應的貫穿電極701-1a-1至701-1a-8，且每個貫穿電極701-1a被設置在16個位置，以能夠執(zhí)行16位的并行傳輸。因此，第一貫穿電極被單獨地設置在128(＝8*16)個位置。被接線在第一貫穿電極布置區(qū)域707中的第一貫穿電極都連接至控制芯片702。參考圖21的左側示圖，控制芯片702由布置有各種電路(其安裝在控制芯片702上)的控制電路單元703和布置有第一貫穿電極的第一貫穿電極布置區(qū)域704構成。在控制芯片702的第一貫穿電極布置區(qū)域704中，第一貫穿電極與布置在存儲器芯片701-1的第一貫穿電極布置區(qū)域707中的第一貫穿電極相同，并且形成在相同的位置。另外，布置在控制芯片702的第一貫穿電極布置區(qū)域704中的每個第一貫穿電極連接至控制電路單元703。以此方式，第一貫穿電極被布置在控制芯片702中。此外，第一貫穿電極和第二貫穿電極被布置在存儲器芯片701-1中。而且，如同在存儲器芯片701-1中，存儲器芯片701-2至701-8也均由存儲單元陣列區(qū)域705、第二貫穿電極布置區(qū)域706和第一貫穿電極布置區(qū)域707構成。盡管沒有示出，但是例如，在存儲器芯片701-2的第一貫穿電極布置區(qū)域707中，第一貫穿電極被布置在與圖21所示的存儲器芯片701-1的第一貫穿電極布置區(qū)域707中布置的第一貫穿電極相同的位置。此外，在存儲器芯片701-2的第二貫穿電極布置區(qū)域706中布置有貫穿電極701-2d-1至701-2d-16。布置在第二貫穿電極布置區(qū)域706中的貫穿電極701-2d-1至701-2d-16經由背面配線701-2b-1-1至701-2b-1-16連接至布置在第一貫穿電極布置區(qū)域707中的貫穿電極701-2a-1至701-2a-16。以此方式，在存儲器芯片701-1的情況下，在存儲器芯片701-1中設置與第一貫穿電極相對應的貫穿電極701-1a-1至701-1a-8，且每個貫穿電極701-1a被設置在16個位置，以能夠執(zhí)行16位的并行傳輸。因此，第一貫穿電極被單獨地設置在128(＝8*16)個位置。對于與第二貫穿電極相對應的貫穿電極，在存儲器芯片701-1中僅設置有貫穿電極701-1d。因此，為了使貫穿電極701-1d能夠執(zhí)行16位的并行傳輸，將該貫穿電極設置在16個位置。因此，在存儲器芯片701-1中，針對數(shù)據(jù)信號線711設置有128個第一貫穿電極和16個第二貫穿電極(即，總共144個貫穿電極)。而且，在其它存儲器芯片701-2至701-8中，也針對數(shù)據(jù)信號線711設置有144個貫穿電極。以此方式，能夠通過單獨地形成與構成數(shù)據(jù)信號線711的第一貫穿電極連接的第二貫穿電極的位置來獲得用于并行地發(fā)送/接收信號的多層半導體存儲器結構。返回至圖19的b的說明，參考圖19的b，地址(address)信號線、指令(command)信號線、vdd信號線和vss信號線被設置為由8個存儲器芯片701-1至701-8共用的一條信號線(在下文中，被稱為控制信號線721)?？刂菩盘柧€721是由8個存儲器芯片701共用的信號線(多路復用的信號線)，且在所有芯片中，貫穿8個存儲器芯片701的一條貫穿電極(第一貫穿電極)和將該貫穿電極連接至各個存儲器芯片701的電極(第二貫穿電極)都形成在相同的位置。換言之，控制信號線721設置在兩個位置(即第一貫穿電極和第二貫穿電極)，且在所有存儲器芯片701中，第一貫穿電極和第二貫穿電極都被設置在相同的位置。注意，像數(shù)據(jù)信號線711的貫穿電極一樣，用于控制信號線721的貫穿電極的數(shù)量也根據(jù)將要并行地傳輸?shù)目刂茢?shù)據(jù)的位數(shù)而變化。例如，在并行地傳輸8位數(shù)據(jù)作為控制數(shù)據(jù)的情況下，在一個存儲器芯片701中，用于控制信號線721的貫穿電極針對第一貫穿電極和第二貫穿電極的各者設置有8個，即，總共16個。以此方式，控制信號線721被設置為由層疊成8層的存儲器芯片701共用的被8路復用的信號線。如圖19的c所示，芯片指派信號線731被設定為由存儲器芯片701-1至701-8共用，芯片指派信號線731傳輸用于針對存儲器芯片701-1至701-8指定寫入/讀取數(shù)據(jù)的存儲器。另外，芯片指派信號線731是傳輸1位數(shù)據(jù)的信號線。由于芯片指派信號線731是傳輸1位數(shù)據(jù)的信號線，所以在一個存儲器芯片701中設置有一個第一貫穿電極和一個第二貫穿電極。例如，在將“1”作為數(shù)據(jù)傳輸至芯片指派信號線731的情況下，執(zhí)行向存儲器芯片701的寫入或從存儲器芯片701的讀取。在如圖19所示的構造的情況下，不是針對每個芯片控制存儲器芯片701(芯片)選擇，而是同時操作8個芯片。在一條數(shù)據(jù)信號線711進行16位的并行傳輸?shù)那闆r下，能夠通過同時操作8個芯片來進行128(＝16*8)位的同時寫入或讀取。因此，能夠實現(xiàn)高速的數(shù)據(jù)寫入和讀取。(第二層疊存儲器的結構)第二層疊存儲器的結構是通過層疊多個存儲器芯片和用于控制所述多個存儲器芯片的操作的控制芯片而獲得的層疊存儲器結構。在第二層疊存儲器結構中，用于傳輸將被寫入到存儲器中的數(shù)據(jù)或從存儲器讀出的數(shù)據(jù)的信號線被多路復用并連接至層疊存儲器結構中包括的各個存儲器芯片。用于傳輸如下控制信號的信號線被層疊存儲器結構中包括的各存儲器芯片共用，所述控制信號用于傳輸控制關于各存儲器的寫入操作和讀取操作所必需的地址和指令等。用于傳輸如下信號的信號線被多路復用并連接至層疊存儲器結構中包括的各存儲器芯片，所述信號用于指派或指定用來執(zhí)行寫入操作或讀取操作的存儲器。圖22是分別示出了第二層疊存儲器結構750中的配線相對于存儲器芯片的連接結構的示意圖。圖22是示出了數(shù)據(jù)信號線被多路復用的情況下的層疊存儲器的構造的示圖。圖22的a是示出了數(shù)據(jù)信號線的配線結構的示圖。圖22的a示出了4路復用(即，與控制芯片702連接的一條信號線被分支并連接至4個存儲器芯片)的情況下的數(shù)據(jù)信號線的配線。存儲器芯片701-1至701-4被多路復用，且針對這4個存儲器芯片701設置有一條數(shù)據(jù)信號線761-1。此外，存儲器芯片701-5至701-8被多路復用，且針對4個存儲器芯片701接線有一條數(shù)據(jù)信號線761-2。在存儲器芯片701-1至701-8中的每者是16位的ddr3的情況下，數(shù)據(jù)信號線761-1和761-2均是用于發(fā)送/接收16位數(shù)據(jù)的信號線，且這些信號線被多路復用并連接至8個存儲器(8個芯片)。通過數(shù)據(jù)信號線761-1和761-2中的每者被多路復用地進行布線的結構，圖22所示的第二層疊存儲器結構750能夠同時地寫入或讀取32位的數(shù)據(jù)(其是16位的兩倍)。在這種結構下，能夠實現(xiàn)高速通信。16位的數(shù)據(jù)d0至d15例如被傳輸至數(shù)據(jù)信號線761-1，且16位的數(shù)據(jù)d16至d31例如被傳輸至數(shù)據(jù)信號線761-2。具體地，在此情況下，能夠通過數(shù)據(jù)信號線761-1和數(shù)據(jù)信號線761-2同時地寫入或讀取32位的數(shù)據(jù)。另外，例如，在32位的數(shù)據(jù)之中，存儲器芯片701-1至701-4可存儲低位的數(shù)據(jù)(datalower)，且存儲器芯片701-5至701-8可存儲高位的數(shù)據(jù)(dataupper)。與圖19的a所示的數(shù)據(jù)信號線711類似，數(shù)據(jù)信號線761均被構造成包括貫穿多個芯片的貫穿電極和用于與該貫穿電極連接的貫穿電極。例如，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-1貫穿電極)作為數(shù)據(jù)信號線761-1的沿縱向方向的貫穿電極。此外，在存儲器芯片701-1至701-4中分別設置有用于與1-1貫穿電極連接的貫穿電極(被稱為2-1貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-2貫穿電極)以作為數(shù)據(jù)信號線761-2的沿縱向方向的貫穿電極。此外，在存儲器芯片701-5至701-8中分別設置有用于與1-2貫穿電極連接的貫穿電極(被稱為2-2貫穿電極)。應當注意，在一條數(shù)據(jù)信號線761進行16位的并行傳輸?shù)那闆r下，通過設置16個第一貫穿電極和16個第二貫穿電極來實現(xiàn)16位的并行傳輸。在一個芯片(在本情況下，即存儲器芯片701-1)中，針對數(shù)據(jù)信號線761形成有總共3種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極和2-1貫穿電極。而且，與存儲器芯片701-1類似，在存儲器芯片701-2至701-4中的每者中，針對數(shù)據(jù)信號線761形成有總共3種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極和2-1貫穿電極。在執(zhí)行16位的并行傳輸?shù)那闆r下，在存儲器芯片701-1中，16個貫穿電極被設置為1-1貫穿電極，16個貫穿電極被設置為1-2貫穿電極，且16個貫穿電極被設置為2-1貫穿電極。因此，在存儲器芯片701-1中，針對數(shù)據(jù)信號線761設置有48(＝16+16+16)個貫穿電極。類似地，而且，在存儲器芯片701-2至701-4中，也針對數(shù)據(jù)信號線761設置有48(＝16+16+16)個貫穿電極。在存儲器芯片701-1至701-4中的每者中，48個貫穿電極被設置的相同位置。因此，在制造時，例如，可通過使用相同的掩模來制造4個存儲器芯片701-1至701-4。類似地，在存儲器芯片701-5至701-8中，針對數(shù)據(jù)信號線761形成有總共3種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極和2-2貫穿電極在存儲器芯片701-5至701-8中的每者中，16個貫穿電極被設置為1-1貫穿電極，16個貫穿電極被設置為1-2貫穿電極，且16個貫穿電極被設置為2-2貫穿電極。因此，在存儲器芯片701-5至701-8中的每者中，針對數(shù)據(jù)信號線761設置有48(＝16+16+16)個貫穿電極。對于存儲器芯片701-5至701-8，還可以采用如下構造：在該構造中，不形成構成數(shù)據(jù)信號線761-1的一部分的1-1貫穿電極。在存儲器芯片701-5至701-8中沒有形成1-1貫穿電極的情況下，針對存儲器芯片701-5至701-8中的數(shù)據(jù)信號線761總共形成有兩種類型的貫穿電極，即1-2貫穿電極和2-2貫穿電極。在此情況下，在存儲器芯片701-5至701-8中的每者中，16個貫穿電極被設置為1-2貫穿電極，且16個貫穿電極被設置為2-2貫穿電極，因此，在存儲器芯片701-5至701-8中的每者中，針對數(shù)據(jù)信號線761設置有32個貫穿電極。參考圖22的b，地址(address)信號線、指令(command)信號線、vdd信號線和vss信號線被設置為一條信號線，且該信號線由8個存儲器芯片701-1至701-8共用。由于這種構造類似于圖19的b所示的情況的構造，所以將省略對它的說明。以此方式，控制信號線721被設置為由8個存儲器芯片701(8個芯片)共用的被8路復用的信號線。在數(shù)據(jù)信號線761-1如圖22的a所示地被4路復用且控制信號線721如圖22的b所示地被8路復用的情況下，如圖22的c所示地設置用來傳輸用于選擇寫入數(shù)據(jù)或讀取數(shù)據(jù)的存儲器芯片701-1至701-8的選擇信號的芯片指派信號線。如圖22的c所示，用來傳輸用于選擇存儲器芯片701-1至701-8的選擇信號的芯片指派信號線均被2路復用，并且相對于存儲器芯片701-1至701-8設置。換言之，示出了如下芯片指派信號線的配線：其中，與控制芯片702連接的每條芯片指派信號線被分支以連接至兩個存儲器芯片。芯片指派信號線771-1連接至存儲器芯片701-1和701-5，芯片指派信號線771-2連接至存儲器芯片701-2和701-6，芯片指派信號線771-3連接至存儲器芯片701-3和701-7，且芯片指派信號線771-4連接至存儲器芯片701-4和701-8。芯片指派信號線771均被設置為由兩個存儲器芯片701共用的信號線，均被2路復用，并且能夠通過4條芯片指派信號線771傳輸4位的并行信號(例如，4位信號a0-a3)。例如，將被傳輸至與將要執(zhí)行數(shù)據(jù)寫入(讀取)的芯片相對應的芯片指派信號線771的數(shù)據(jù)設定為“1”，且將被傳輸至其它芯片指派信號線的數(shù)據(jù)設定為“0”。例如，在將被傳輸至芯片指派信號線771-1的數(shù)據(jù)a0設定為“1”且將被傳輸至芯片指派信號線771-2至771-4的數(shù)據(jù)a1至a3設定為“0”的情況下，低位數(shù)據(jù)d0至d15被寫入至存儲器芯片701-1(或低位數(shù)據(jù)d0至d15被從存儲器芯片701-1中讀出)，且高位數(shù)據(jù)d16至d31被寫入至存儲器芯片701-5(或高位數(shù)據(jù)d16至d31被從存儲器芯片701-5中讀出)而且，與圖19的a所示的數(shù)據(jù)信號線711類似，芯片指派信號線771均被構造成包括貫穿多個芯片的貫穿電極和用于與該貫穿電極連接的貫穿電極。例如，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-1貫穿電極)以作為芯片指派信號線771-1的沿縱向方向的貫穿電極。此外，在存儲器芯片701-1和701-5中分別設置有用于與1-1貫穿電極連接的貫穿電極(被稱為2-1貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-2貫穿電極)以作為芯片指派信號線771-2的沿縱向方向的貫穿電極。此外，在存儲器芯片701-2和701-6中分別設置有用于與1-2貫穿電極連接的貫穿電極(被稱為2-2貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-3貫穿電極)以作為芯片指派信號線771-3的沿縱向方向的貫穿電極。此外，在存儲器芯片701-3和701-7中分別設置有用于與1-3貫穿電極連接的貫穿電極(被稱為2-3貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-4貫穿電極)以作為芯片指派信號線771-4的沿縱向方向的貫穿電極。此外，在存儲器芯片701-4和701-8中分別設置有用于與1-4貫穿電極連接的貫穿電極(被稱為2-4貫穿電極)。在存儲器芯片701-1和701-5中的每者中，針對芯片指派信號線771形成有總共5個貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-1貫穿電極。類似地，在存儲器芯片701-2和701-6中的每者中，針對芯片指派信號線771形成有總共5個貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-2貫穿電極。類似地，在存儲器芯片701-3和701-7中的每者中，針對芯片指派信號線771形成有總共5個貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-3貫穿電極。類似地，在存儲器芯片701-4和701-8中的每者中，針對芯片指派信號線771形成有總共5個貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-4貫穿電極。由于在存儲器芯片701-1至701-8中均形成有1-1貫穿電極、1-2貫穿電極、1-3貫穿電極和1-4貫穿電極，所以能夠使用相同的掩模等來形成這些第一貫穿電極。對于存儲器芯片701-6，還可以采用如下構造：在該構造中，不形成構成芯片指派信號線771-1的一部分的1-1貫穿電極。在存儲器芯片701-6中沒有形成1-1貫穿電極的情況下，還可以在存儲器芯片701-6中形成總共4種類型的貫穿電極，即1-2貫穿電極至1-4貫穿電極以及2-2貫穿電極。另外，對于存儲器芯片701-7，還可以采用如下構造：在該構造中，不形成構成芯片指派信號線771-1的一部分的1-1貫穿電極和構成芯片指派信號線771-2的一部分的1-2貫穿電極。在存儲器芯片701-7中沒有形成1-1貫穿電極和1-2貫穿電極的情況下，還可以在存儲器芯片701-7中形成總共3種類型的貫穿電極，即1-3貫穿電極、1-4貫穿電極和2-3貫穿電極。另外，對于存儲器芯片701-8，還可以采用如下構造：在該構造中，不形成分別構成芯片指派信號線771-1至芯片指派信號線771-3的一部分的1-1貫穿電極至1-3貫穿電極。在存儲器芯片701-8中沒有形成1-1貫穿電極至1-3貫穿電極的情況下，還可以在存儲器芯片701-8中形成總共2種類型的貫穿電極，即1-4貫穿電極和2-4貫穿電極。應當注意，盡管構成圖22的c所示的存儲器芯片701-2的芯片指派信號線771-2的一部分的第一貫穿電極與第二貫穿電極被圖示為跨越了芯片指派信號線771-1，但是在實際布線中，這些貫穿電極以避開芯片指派信號線771-1的方式布置并連接。類似地，在存儲器芯片701-6中設置有1-1貫穿電極的情況下，上述貫穿電極也以避開芯片指派信號線771-1的方式布置并連接。類似地，應當注意，盡管構成存儲器芯片701-3的芯片指派信號線771-3的一部分的第一貫穿電極與第二貫穿電極被圖示為跨越芯片指派信號線771-1和芯片指派信號線771-2，但是在實際配線中，這些貫穿電極以避開芯片指派信號線771-1和芯片指派信號線771-2的方式布置并連接。類似地，在存儲器芯片701-7中設置有1-1貫穿電極的情況下，上述貫穿電極也以避開芯片指派信號線771-1的方式布置并連接。類似地，應當注意，盡管構成存儲器芯片701-4的芯片指派信號線771-4的一部分的第一貫穿電極與第二貫穿電極被圖示為跨越芯片指派信號線771-1至芯片指派信號線771-3的方式圖示，但是在實際配線中，這些貫穿電極以避開芯片指派信號線771-1至芯片指派信號線771-3的方式布置并連接。類似地，在存儲器芯片701-8中設置有1-1貫穿電極的情況下，上述貫穿電極也以避開芯片指派信號線771-1的方式布置并連接。如上所述，盡管數(shù)據(jù)信號線761具有嚴格的ac標準，但是根據(jù)本發(fā)明，即使當層疊存儲器芯片701時，也能夠通過貫穿電極來連接存儲器芯片701而無需在每個存儲器芯片701中設置線焊盤，因此，輸入/輸出容量變小，使得即使當將數(shù)據(jù)信號線761被多路復用時，也可滿足ac標準。在圖22所示的示例中，數(shù)據(jù)信號線761均被4路復用，用于傳輸?shù)刂泛椭噶畹目刂菩盘柧€721被8路復用，且用于選擇芯片(存儲器芯片701)的芯片指派信號線771均被2路復用。以此方式，數(shù)據(jù)信號線761、控制信號線721和芯片指派信號線771具有不同的多路復用度，且這些多路復用度滿足如下關系：控制信號線的多路復用度＞數(shù)據(jù)信號線的多路復用度＞芯片指派信號線的多路復用度。通過將數(shù)據(jù)信號線761多路復用，能夠減少數(shù)據(jù)信號線761的數(shù)量，并且還能夠減少用于設置數(shù)據(jù)信號線761的貫穿電極的數(shù)量。因此，能夠減小配線所述的面積，且能夠使層疊存儲器結構750小型化。而且，通過將數(shù)據(jù)信號線761多路復用，能夠使被多路復用的存儲器芯片701執(zhí)行冗余處理。關于冗余處理，可以應用參考圖6和圖7說明的冗余處理。換言之，存儲器芯片701-1至701-4能夠共用冗余區(qū)域。此外，例如，當在存儲器芯片701-1中出現(xiàn)缺陷行時，能夠例如使用共用的冗余區(qū)域(即，存儲器芯片701-2的冗余區(qū)域)來代替存儲器芯片701-1的冗余行。因此，如同在參考圖7說明的情況下，能夠使因芯片的層疊而產生的良品率損失最小化，并且實現(xiàn)芯片成本的下降。(第三層疊存儲器的結構)第三層疊存儲器的結構是通過層疊多個存儲器芯片和用于控制所述多個存儲器芯片的操作的控制芯片而獲得的層疊存儲器結構。在第三層疊存儲器結構中，用于傳輸將被寫入到存儲器中的數(shù)據(jù)或從存儲器讀出的數(shù)據(jù)的信號線被多路復用并連接至層疊存儲器結構中包括的各個存儲器芯片。用于傳輸如下控制信號的信號線被層疊存儲器結構中包括的存儲器芯片共用，所述控制信號用于傳輸控制針對存儲器的寫入操作和讀取操作所必需的地址和指令等。用于傳輸如下信號的信號線被多路復用并連接至層疊存儲器結構中包括的各個存儲器芯片，所述信號用于指派或指定執(zhí)行寫入操作或讀取操作的存儲器。參考圖23，將對數(shù)據(jù)信號線被2路復用的情況下的層疊存儲器進行說明。圖23是示出了數(shù)據(jù)信號線被2路復用的情況下的層疊存儲器800的構造的示圖。圖23的a是示出了數(shù)據(jù)信號線的配線結構的示圖。圖23的a示出了2路復用(即，與控制芯片702連接的一條信號線被分支并被連接至2個存儲器芯片)的情況下的數(shù)據(jù)信號線的配線。存儲器芯片701-1和701-2被多路復用，且一條數(shù)據(jù)信號線811-1針對這2個存儲器芯片701布線。此外，存儲器芯片701-3和701-4被多路復用，且一條數(shù)據(jù)信號線811-2針對這2個存儲器芯片701布線。另外，存儲器芯片701-5和701-6被多路復用，且一條數(shù)據(jù)信號線811-3針對這2個存儲器芯片701布線。此外，存儲器芯片701-7和701-8被多路復用，且一條數(shù)據(jù)信號線811-4針對這2個存儲器芯片701布線。在存儲器芯片701-1至701-8中的每者是16位的ddr3的情況下，數(shù)據(jù)信號線811-1至811-4均是用于傳輸/接收16位的數(shù)據(jù)的信號線，且這些信號線被多路復用并連接至8個存儲器(8個芯片)。通過數(shù)據(jù)信號線811-1至811-4中的每者被多路復用地布線的結構，圖23所示的層疊存儲器結構800能夠同時地寫入或讀取64位的數(shù)據(jù)(其是16位的四倍)。在這種結構下，能夠實現(xiàn)高速通信。例如，16位的數(shù)據(jù)d0至d15被傳輸至數(shù)據(jù)信號線811-1，16位的數(shù)據(jù)d16至d31被傳輸至數(shù)據(jù)信號線811-2，16位的數(shù)據(jù)d32至d47被傳輸至數(shù)據(jù)信號線811-3，且16位的數(shù)據(jù)d48至d63被傳輸至數(shù)據(jù)信號線811-4。具體地，在此情況下，數(shù)據(jù)信號線811-1至811-4充當用于傳輸數(shù)據(jù)d0至d63的64位數(shù)據(jù)的數(shù)據(jù)信號線811。另外，例如，在64位的數(shù)據(jù)之中，存儲器芯片701-1和存儲器芯片701-2可存儲低位數(shù)據(jù)(datalower)，存儲器芯片701-3和存儲器芯片701-4可存儲中低位數(shù)據(jù)(datamiddlelower)，存儲器芯片701-5和存儲器芯片701-6可存儲中高位數(shù)據(jù)(datamiddleupper)，且存儲器芯片701-7和存儲器芯片701-8可存儲高位數(shù)據(jù)(dataupper)。與圖19的a所示的數(shù)據(jù)信號線711類似，數(shù)據(jù)信號線811也均被構造成包括貫穿多個芯片的貫穿電極和用于與該貫穿電極連接的貫穿電極。例如，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-1貫穿電極)以作為數(shù)據(jù)信號線811-1的沿縱向方向的貫穿電極。此外，在存儲器芯片701-1和701-2中分別設置有用于與1-1貫穿電極連接的貫穿電極(被稱為2-1貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-2貫穿電極)以作為數(shù)據(jù)信號線811-2的沿縱向方向的貫穿電極。此外，在存儲器芯片701-3和701-4中分別設置有用于與1-2貫穿電極連接的貫穿電極(被稱為2-2貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-3貫穿電極)以作為數(shù)據(jù)信號線811-3的沿縱向方向的貫穿電極。此外，在存儲器芯片701-5和701-6中分別設置有用于與1-3貫穿電極連接的貫穿電極(被稱為2-3貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-4貫穿電極)以作為數(shù)據(jù)信號線811-4的沿縱向方向的貫穿電極。此外，在存儲器芯片701-7和701-8中分別設置有用于與1-4貫穿電極連接的貫穿電極(被稱為2-4貫穿電極)。應當注意，在一條數(shù)據(jù)信號線761執(zhí)行16位的并行傳輸?shù)那闆r下，通過設置16個第一貫穿電極和16個第二貫穿電極來實現(xiàn)16位的并行傳輸。在存儲器芯片701-1和存儲器芯片701-2中，針對數(shù)據(jù)信號線811總共形成有5種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-1貫穿電極。在此情況下，在存儲器芯片701-1和存儲器芯片701-2中的每者中，16個貫穿電極被設置為1-1貫穿電極，16個貫穿電極被設置為1-2貫穿電極，16個貫穿電極被設置為1-3貫穿電極，16個貫穿電極被設置為1-4貫穿電極，且16個貫穿電極被設置為2-1貫穿電極。因此，在存儲器芯片701-1和存儲器芯片701-2中的每者中，針對數(shù)據(jù)信號線811設置有80(＝16+16+16+16+16)個貫穿電極。類似地，在存儲器芯片701-3和存儲器芯片701-4中的每者中，針對數(shù)據(jù)信號線811總共形成有5種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-2貫穿電極。在存儲器芯片701-3和存儲器芯片701-4中的每者中，針對數(shù)據(jù)信號線811設置有80個貫穿電極。類似地，在存儲器芯片701-5和存儲器芯片701-6中的每者中，針對數(shù)據(jù)信號線811總共形成有5種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-3貫穿電極。在存儲器芯片701-5和存儲器芯片701-6中的每者中，針對數(shù)據(jù)信號線811設置有80個貫穿電極。類似地，在存儲器芯片701-7和存儲器芯片701-8的各者中，針對數(shù)據(jù)信號線811總共形成有5種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極、1-3貫穿電極、1-4貫穿電極和2-4貫穿電極。在存儲器芯片701-7和存儲器芯片701-8中的每者中，針對數(shù)據(jù)信號線811設置有80個貫穿電極。由于在存儲器芯片701-1至701-8中均形成有1-1貫穿電極、1-2貫穿電極、1-3貫穿電極和1-4貫穿電極，所以能夠使用相同的掩模等來形成這些第一貫穿電極。對于存儲器芯片701-3和存儲器芯片701-4，還可以采用如下構造：在該構造中，不形成構成數(shù)據(jù)信號線811-1的一部分的1-1貫穿電極。在存儲器芯片701-3和存儲器芯片701-4中沒有形成1-1貫穿電極的情況下，在存儲器芯片701-3和存儲器芯片701-4中的每者中，針對數(shù)據(jù)信號線811總共形成有4種類型的貫穿電極，即1-2貫穿電極至1-4貫穿電極以及2-2貫穿電極。在此情況下，由于在存儲器芯片701-3和存儲器芯片701-4的各者中設置有16個1-2貫穿電極、16個1-3貫穿電極、16個1-4貫穿電極和16個2-2貫穿電極，所以在存儲器芯片701-3和存儲器芯片701-4的各者中針對數(shù)據(jù)信號線811形成有64個貫穿電極。在此情況下，在制造時，能夠通過使用相同的掩模來形成存儲器芯片701-3和存儲器芯片701-4。對于存儲器芯片701-5和存儲器芯片701-6，還可以采用如下構造：在該構造中，不形成分別構成數(shù)據(jù)信號線811-1和數(shù)據(jù)信號線811-2的一部分的1-1貫穿電極和1-2貫穿電極。在存儲器芯片701-5和存儲器芯片701-6中沒有形成1-1貫穿電極和1-2貫穿電極的情況下，在存儲器芯片701-5和存儲器芯片701-6的各者中，針對數(shù)據(jù)信號線811形成有總共3種類型的貫穿電極，即1-3貫穿電極、1-4貫穿電極以及2-3貫穿電極。在此情況下，由于在存儲器芯片701-5和存儲器芯片701-6的各者中設置有16個1-3貫穿電極、16個1-4貫穿電極和16個2-3貫穿電極，所以在存儲器芯片701-5和存儲器芯片701-6的各者中針對數(shù)據(jù)信號線811形成有48個貫穿電極。在此情況下，在制造時，能夠通過使用相同的掩模來形成存儲器芯片701-5和存儲器芯片701-6。對于存儲器芯片701-7和存儲器芯片701-8，還可以采用如下構造：在該構造中，不形成分別構成數(shù)據(jù)信號線811-1至數(shù)據(jù)信號線811-3的一部分的1-1貫穿電極至1-3貫穿電極。在存儲器芯片701-7和存儲器芯片701-8中沒有形成1-1貫穿電極至1-3貫穿電極的情況下，在存儲器芯片701-7和存儲器芯片701-8的各者中，針對數(shù)據(jù)信號線811形成有總共2種類型的貫穿電極，即1-4貫穿電極以及2-4貫穿電極。在此情況下，由于在存儲器芯片701-7和存儲器芯片701-8的各者中設置有16個1-4貫穿電極和16個2-4貫穿電極，所以在存儲器芯片701-7和存儲器芯片701-8的各者中針對數(shù)據(jù)信號線811形成有32個貫穿電極。在此情況下，在制造時，能夠通過使用相同的掩模來形成存儲器芯片701-7和存儲器芯片701-8。參考圖23的b，地址(address)信號線、指令(command)信號線、vdd信號線和vss信號線被設置為一條信號線，且該信號線由8個存儲器芯片701-1至701-8共用。由于這種構造類似于圖19的b所示的情況的構造，所以將省略對它的說明。以此方式，控制信號線721被設置為被8路復用的信號線以被8個存儲器芯片701(8個芯片)共用。在各個數(shù)據(jù)信號線711如圖23的a所示地被2路復用且控制信號線721如圖23的b所示地被8路復用的情況下，如圖22的c所示地設置用來傳輸用于選擇寫入數(shù)據(jù)或讀取數(shù)據(jù)的存儲器芯片701-1至701-8的選擇信號的芯片指派信號線。如圖23的c所示，用于傳輸用于選擇存儲器芯片701-1至701-8的選擇信號的芯片指派信號線均被4路復用，并且相對于存儲器芯片701-1至701-8設置。換言之，示出了如下芯片指派信號線的配線：其中，與控制芯片702連接的每條芯片指派信號線被分支以與4個存儲器芯片連接。芯片指派信號線821-1連接至存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7，且芯片指派信號線821-2連接至存儲器芯片701-2、存儲器芯片701-4、存儲器芯片701-6和存儲器芯片701-8。芯片指派信號線821均被設置為由4個存儲器芯片701共用的信號線，并且均被4路復用，并且能夠通過兩條芯片指派信號線821來傳輸2位的并行信號(例如，2位信號數(shù)據(jù)a0和a1)。例如，被傳輸至與將要執(zhí)行數(shù)據(jù)寫入(讀取)的芯片相對應的芯片指派信號線821的數(shù)據(jù)被設定為“1”，且被傳輸至其它芯片指派信號線的數(shù)據(jù)被設定為“0”。例如，在將被傳輸至芯片指派信號線821-1的數(shù)據(jù)a0設定為“1”且將被傳輸至芯片指派信號線821-2的數(shù)據(jù)a1設定為“0”的情況下，低位數(shù)據(jù)d0至d15被寫入至存儲器芯片701-1(或低位數(shù)據(jù)d0至d15被從存儲器芯片701-1中讀出)，中低位數(shù)據(jù)d16至d31被寫入至存儲器芯片701-3(或中低位數(shù)據(jù)d16至d31被從存儲器芯片701-3中讀出)，中高位數(shù)據(jù)d32至d47被寫入至存儲器芯片701-5(中高位數(shù)據(jù)d32至d47被從存儲器芯片701-5中讀出)，且高位數(shù)據(jù)d48至d63被寫入至存儲器芯片701-7(高位數(shù)據(jù)d48至d63被從存儲器芯片701-7讀出)。而且，與圖19的a所示的數(shù)據(jù)信號線711類似，數(shù)據(jù)信號線821均被構造成包括貫穿多個芯片的貫穿電極和用于與該貫穿電極連接的貫穿電極。例如，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-1貫穿電極)以作為芯片指派信號線821-1的沿縱向方向的貫穿電極。此外，在存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7中分別設置有用于與1-1貫穿電極連接的貫穿電極(被稱為2-1貫穿電極)。類似地，從存儲器芯片701-1至存儲器芯片701-8設置有一條貫穿電極(被稱為1-2貫穿電極)以作為芯片指派信號線821-2的沿縱向方向的貫穿電極。此外，在存儲器芯片701-2、存儲器芯片701-4、存儲器芯片701-6和存儲器芯片701-8中分別設置有用于與1-2貫穿電極連接的貫穿電極(被稱為2-2貫穿電極)。在存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7的各者中，針對芯片指派信號線821總共形成有3種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極和2-1貫穿電極。而且，在存儲器芯片701-2、存儲器芯片701-4、存儲器芯片701-6和存儲器芯片701-8的各者中，針對芯片指派信號線821總共形成有3種類型的貫穿電極，即1-1貫穿電極、1-2貫穿電極和2-2貫穿電極。由于在存儲器芯片701-1至701-8中均形成有1-1貫穿電極和1-2貫穿電極，所以能夠使用相同的掩模來形成與芯片指派信號線821相關的這些第一貫穿電極。對于存儲器芯片701-8，還可以采用如下構造：在該構造中，不形成構成芯片指派信號線821-1的一部分的1-1貫穿電極。在存儲器芯片701-8中沒有形成1-1貫穿電極的情況下，可以在存儲器芯片701-6中總共形成有2種類型的貫穿電極，即1-2貫穿電極以及2-2貫穿電極。應當注意，盡管構成圖23的c所示的存儲器芯片701-2、存儲器芯片701-4和存儲器芯片701-6的芯片指派信號線821-2的一部分的第一貫穿電極與第二貫穿電極被圖示為跨越芯片指派信號線821-1，但是在實際布線中，這些貫穿電極以避開芯片指派信號線821-1的方式布置并連接。如上所述，盡管數(shù)據(jù)信號線811具有嚴格的ac標準，但是根據(jù)本發(fā)明，即使當層疊存儲器芯片701時，也能夠通過貫穿電極來連接存儲器芯片701而無需在每個存儲器芯片701中設置線焊盤，因此，輸入/輸出容量變小，使得即使當將數(shù)據(jù)信號線811被多路復用時，也可滿足ac標準。在圖23所示的示例中，數(shù)據(jù)信號線811均被2路復用，用于傳輸?shù)刂泛椭噶畹目刂菩盘柧€721被8路復用，且用于選擇芯片(存儲器芯片701)的芯片指派信號線821均被4路復用。以此方式，數(shù)據(jù)信號線811、控制信號線721和芯片指派信號線821具有不同的多路復用度，且這些多路復用度滿足如下關系：控制信號線的多路復用度＞芯片指派信號線的多路復用度＞數(shù)據(jù)信號線的多路復用度。通過將數(shù)據(jù)信號線811多路復用，能夠減少數(shù)據(jù)信號線811的數(shù)量，并且還能夠減少用于設置數(shù)據(jù)信號線811的貫穿電極的數(shù)量。因此，能夠減小配線所需的面積，且能夠使層疊存儲器結構800小型化。而且，通過將數(shù)據(jù)信號線811多路復用，能夠使被多路復用的存儲器芯片701執(zhí)行冗余處理。關于冗余處理，可以應用參考圖6和圖7說明的冗余處理。換言之，冗余區(qū)域可例如被存儲器芯片701-1和701-2共用。此外，例如，當在存儲器芯片701-1中出現(xiàn)缺陷行時，能夠例如使用共用的冗余區(qū)域(即，存儲器芯片701-2的冗余區(qū)域)來代替存儲器芯片701-1的冗余行。因此，如同在參考圖7說明的情況下，能夠使因芯片的層疊而產生的良品率損失最小化，并且實現(xiàn)芯片成本的下降。(第四層疊存儲器的結構)第四層疊存儲器的結構與第二層疊存儲器的結構相同，但不同之處在于：芯片指派信號線傳輸解碼后的數(shù)據(jù)。參考圖24，將對數(shù)據(jù)信號線被4路復用的情況下的層疊存儲器進行說明。圖24是示出了數(shù)據(jù)信號線被4路復用的情況下的層疊存儲器850的構造的示圖，且圖24所示的層疊存儲器850的構造與圖22所示的層疊存儲器結構750的構造類似，但是不同之處在于：芯片指派信號線傳輸解碼后的數(shù)據(jù)。圖24的a是示出了數(shù)據(jù)信號線的配線結構的示圖，但是由于該配線結構與圖22的a所示的數(shù)據(jù)信號線761的配線結構相同，所以將省略對它的說明。此外，由于圖24的b所示的控制信號線的配線結構與圖22的b所示的控制信號線721的配線結構相同，所以將省略對它的說明。在數(shù)據(jù)信號線711如圖24的a所示地被4路復用且控制信號線721如圖24的b所示地被8路復用的情況下，如圖24的c所示地設置用來傳輸用于選擇執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀取的存儲器芯片701-1至701-8的選擇信號的芯片指派信號線。如圖24的c所示，用來傳輸用于選擇存儲器芯片701-1至701-8的選擇信號的芯片指派信號線被8路復用，并且被設置成被存儲器芯片701-1至701-8共用。換言之，芯片指派信號線861連接至存儲器芯片701-1至701-8中的各者。芯片指派信號線861是用于傳輸例如通過解碼數(shù)據(jù)a0至a3而獲得的2位解碼信號的信號線。如上面參考圖4和5所述，寫入用于識別各芯片(存儲器芯片701)被層疊在哪一層中的數(shù)據(jù)(層疊地址)，且將層疊地址傳輸至芯片指派信號線861。然而，在圖24所示的數(shù)據(jù)信號線761均被4路復用的情況下，如上面參考圖22所述，選擇8個存儲器芯片701中的兩個，且將高位和低位分別寫入到這兩個存儲器芯片701，因此，相同的層疊地址被寫入(存儲)在作為將被寫入高位和低位的一對存儲器芯片701的兩個存儲器芯片701。因此，由于僅需要區(qū)分4對存儲器芯片701，所以可以使用2位的數(shù)據(jù)作為層疊地址。例如，將“00”作為層疊地址分配至存儲器芯片701-1和存儲器芯片701-5，將“01”作為層疊地址分配至存儲器芯片701-2和存儲器芯片701-6，將“01”作為層疊地址分配至存儲器芯片701-3和存儲器芯片701-7，且將“11”作為層疊地址分配至存儲器芯片701-4和存儲器芯片701-8。以此方式分配層疊地址，并且如上面例如參考圖5所述地通過熔絲將層疊地址寫入到存儲器芯片701中。另外，在例如將“00”作為層疊地址傳輸至芯片指派信號線861的情況下，存儲器芯片701-1和存儲器芯片701-5判定它們已經被選擇，并且寫入分別由數(shù)據(jù)信號線761-1和761-2傳輸?shù)男盘?。由于以此方式將解碼后的數(shù)據(jù)(層疊地址)傳輸至芯片指派信號線861，所以一條信號線就足夠。因此，能夠減小配線所需的面積，并且能夠使層疊存儲器結構850小型化。應當注意，由于在此情況下芯片指派信號線861傳輸2位的數(shù)據(jù)，所以芯片指派信號線861是兩條信號線，并且由兩個貫穿電極構成。盡管在圖22所示的示例中，設置有4條芯片指派信號線771，且因而設置有4個貫穿電極，但是由于在圖24所示的示例中，芯片指派信號線861由兩個貫穿電極構成，所以如上所述，能夠減小配線所需的面積，并且能夠使層疊存儲器結構850小型化。在圖24所示的示例中，數(shù)據(jù)信號線761均被4路復用，用于傳輸?shù)刂泛椭噶畹目刂菩盘柧€721被8路復用，且用于選擇芯片(存儲器芯片701)的芯片指派信號線861被8路復用。以此方式，數(shù)據(jù)信號線811、控制信號線721和芯片指派信號線821具有不同的多路復用度，且這些多路復用度滿足如下關系：控制信號線的多路復用度＝芯片指派信號線的多路復用度＞數(shù)據(jù)信號線的多路復用度。通過將數(shù)據(jù)信號線761多路復用，能夠使被多路復用的存儲器芯片701執(zhí)行冗余處理。對于冗余處理，可以應用參考圖6和圖7說明的冗余處理。換言之，冗余區(qū)域可例如被存儲器芯片701-1至701-4共用。此外，例如，當在存儲器芯片701-1中出現(xiàn)缺陷行時，能夠例如使用共用的冗余區(qū)域(即，存儲器芯片701-2的冗余區(qū)域)來代替存儲器芯片701-1的冗余行。因此，如同在參考圖7說明的情況下，能夠使因芯片的層疊而產生的良品率損失最小化，并且實現(xiàn)芯片成本的下降。(第五層疊存儲器的結構)雖然第五層疊存儲器的結構與第三層疊存儲器的結構相同，但是不同之處在于：芯片指派信號線傳輸解碼后的數(shù)據(jù)。參考圖25，將對數(shù)據(jù)信號線被2路復用的情況下的層疊存儲器進行說明。圖25是示出了數(shù)據(jù)信號線被2路復用的情況下的層疊存儲器900的構造的示圖，且圖25所示的層疊存儲器900的構造與圖23所示的層疊存儲器結構800的構造類似，但是不同之處在于：芯片指派信號線傳輸解碼后的數(shù)據(jù)。圖25的a是示出了數(shù)據(jù)信號線的配線結構的示圖，但是由于該配線結構與圖23的a所示的數(shù)據(jù)信號線811的配線結構相同，所以將省略對它的說明。此外，由于圖25的b所示的控制信號線的配線結構與圖23的b所示的控制信號線721的配線結構相同，所以將省略對它的說明。在數(shù)據(jù)信號線811如圖25的a所示地被2路復用且控制信號線721如圖25的b所示地被8路復用的情況下，如圖25的c所示地設置用來傳輸用于選擇執(zhí)行數(shù)據(jù)寫入或數(shù)據(jù)讀取的存儲器芯片701-1至701-8的選擇信號的芯片指派信號線。如圖25的c所示，用來傳輸用于選擇存儲器芯片701-1至701-8的選擇信號的芯片指派信號線被8路復用，并且被設置成被存儲器芯片701-1至701-8共用。換言之，芯片指派信號線861連接至存儲器芯片701-1至701-8中的各者。芯片指派信號線911是用于傳輸1位的解碼信號的信號線。如上面參考圖4和5所述，寫入用于識別各芯片(存儲器芯片701)被層疊在哪一層中的數(shù)據(jù)(層疊地址)，且將層疊地址傳輸至芯片指派信號線911。然而，在圖25所示的各數(shù)據(jù)信號線811被2路復用的情況下，如上面參考圖23所述，選擇8個存儲器芯片701中的4個并且分別寫入高位、中高位、中低位和低位，因此，相同的層疊地址被寫入(存儲)在作為將被寫入高位、中高位、中低位和低位的一組存儲器芯片701的4個存儲器芯片701中。因此，由于僅需要區(qū)分2組存儲器芯片701，所以可以使用1位的數(shù)據(jù)作為層疊地址。例如，將“0”作為層疊地址分配至存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7，且將“1”作為層疊地址分配至存儲器芯片701-2、存儲器芯片701-4、存儲器芯片701-6和存儲器芯片701-8。以此方式分配層疊地址，并且如上面例如參考圖5所述地通過熔絲將層疊地址寫入到存儲器芯片701中。另外，在例如將“0”作為層疊地址傳輸至芯片指派信號線911的情況下，存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7判定它們已經被選擇，并且寫入分別由數(shù)據(jù)信號線811-1至811-4傳輸?shù)男盘?。由于以此方式將解碼后的數(shù)據(jù)(層疊地址)傳輸至芯片指派信號線911，所以一條信號線就足夠。因此，能夠減小配線所需的面積，并且能夠使層疊存儲器結構900小型化。在圖25所示的示例中，數(shù)據(jù)信號線811均被2路復用，用于傳輸?shù)刂泛椭噶畹目刂菩盘柧€721被8路復用，且用于選擇芯片(存儲器芯片701)的芯片指派信號線911被8路復用。以此方式，數(shù)據(jù)信號線811、控制信號線721和芯片指派信號線911具有不同的多路復用度，且這些多路復用度滿足如下關系：控制信號線的多路復用度＝芯片指派信號線的多路復用度＞數(shù)據(jù)信號線的多路復用度。通過將數(shù)據(jù)信號線811多路復用，能夠使被多路復用的存儲器芯片701執(zhí)行冗余處理。對于冗余處理，可以應用參考圖6和圖7說明的冗余處理。換言之，冗余區(qū)域可例如被存儲器芯片701-1、存儲器芯片701-3、存儲器芯片701-5和存儲器芯片701-7共用。此外，例如，當在存儲器芯片701-1中出現(xiàn)缺陷行時，能夠例如使用共用的冗余區(qū)域(即，存儲器芯片701-3的冗余區(qū)域)來代替存儲器芯片701-1的冗余行。因此，如同在參考圖7說明的情況下，能夠使因芯片的層疊而產生的良品率損失最小化，并且實現(xiàn)芯片成本的下降。應當注意，盡管在上面的說明中例示了層疊8個存儲器芯片701的情況下，但是即使是8層之外的層疊，也可以應用本發(fā)明，因此，本發(fā)明的應用范圍不限于8層。例如，本發(fā)明還可應用于10個存儲器芯片701被層疊并被2路復用且設置有5數(shù)據(jù)信號線的構造，或者9個存儲器芯片701被層疊并被3路復用且設置有3數(shù)據(jù)信號線的構造.如上所述，根據(jù)本實施例，能夠通過層疊陣列器件部來應對規(guī)模擴展，且通過分離內置邏輯電路的晶片，僅進行邏輯電路部的功能變型的產品掩模的支持變得容易。此外，陣列器件部的規(guī)格可被制成可由不同的器件共用的標準化布置。另外，即使當層疊的陣列器件的數(shù)量增大/改變時，也能夠共用輸入/輸出引腳、保護器件和輸入開關選擇器件等。這些部件可被形成在與陣列器件不同的晶片中，并且經由貫穿電極連接至陣列器件。即使沒有在陣列器件側布置通用esd保護電路，但只要連接有作為應對通孔部的加工損傷的對策的緊湊型保護二極管，作為器件保護功能而言就足夠了。通過采用如上所述的方法形成半導體器件，能夠以相同的掩模組制造對應于各種功能和規(guī)格的器件，并且能夠通過芯片的小型化來減小安裝面積。因此，能夠實現(xiàn)成本降低和開發(fā)時間縮短等。<電子設備的構造>例如，參考圖15說明的圖像傳感器600可應用于諸如攝像裝置(例如，數(shù)碼相機和攝像機)、具有攝像功能的移動終端裝置(例如，便攜式電話)和在圖像讀取單元中使用攝像裝置的復印機等在攝像單元(光電轉換單元)中使用攝像器件的普通電子設備。圖26是示出了根據(jù)本發(fā)明的諸如攝像裝置等電子設備的構造示例的框圖。如圖26所示，根據(jù)本發(fā)明的攝像裝置1000包括包含透鏡組1001等的光學系統(tǒng)、攝像器件1002、dsp電路1003、幀存儲器1004、顯示裝置1005、記錄裝置1006、操作系統(tǒng)1007和供電系統(tǒng)1008等。dsp電路1003、幀存儲器1004、顯示裝置1005、記錄裝置1006、操作系統(tǒng)1007和供電系統(tǒng)1008經由總線1009彼此連接。透鏡組1001攝取來自被攝體的入射光(圖像光)并將其成像在攝像裝置1002的攝像表面上。攝像裝置1002將通過透鏡組1001在攝像表面上成像的入射光的光量轉換成像素單位中的電信號，并將該信號作為像素信號輸出。顯示裝置1005由諸如液晶顯示裝置和有機電致發(fā)光(electroluminescence，el)顯示裝置等面板型顯示裝置構成，并且顯示由攝像器件1002拍攝的運動圖像或靜態(tài)圖像。記錄裝置1006將由攝像器件1002捕獲的運動圖像或靜態(tài)圖像記錄在諸如數(shù)字化通用光盤(digitalversatiledisk，dvd)和硬盤驅動器(harddiskdrive，hdd)等記錄介質上。操作系統(tǒng)1007基于用戶操作輸出關于攝像裝置的各種功能的操作指令。供電系統(tǒng)1008將用作dsp電路1003、幀存儲器1004、顯示單元1005、記錄單元1006和操作系統(tǒng)1007的操作電源的各種電源供應至供應目標。具有上述構造的攝像裝置可被用作諸如攝像機、數(shù)碼相機和用于移動裝置(例如，便攜式電話)的數(shù)碼模塊等攝像裝置。此外，在該攝像裝置中，可將上述圖像傳感器用作攝像器件1002。此外，作為圖像傳感器，可以包括上述芯片。<攝像裝置的應用示例>圖27是示出了使用上述圖像傳感器600(攝像器件)或包含攝像器件的電子設備的應用示例的示圖。上述的攝像器件可在感測諸如可見光、紅外光、紫外光和x射線等光的各種情況下用作如下裝置：諸如數(shù)碼相機和配備有攝像機的移動裝置之類的用于拍攝要觀察的圖像的裝置；諸如用于拍攝汽車的前面、后面、外圍和內部的車載傳感器，用于監(jiān)控行駛車輛和道路的監(jiān)控攝像機以及用于測量車輛之間的距離的測距傳感器之類的出于例如安全駕駛(諸如自動停車和駕駛員的狀態(tài)識別等)的目的的交通用裝置；用于諸如電視機、冰箱和空調等家電的拍攝用戶的手勢并根據(jù)這些手勢執(zhí)行設備操作的家電用裝置；諸如內窺鏡和用于通過接收紅外光拍攝血管的裝置之類的醫(yī)療保健用裝置；諸如用于預防犯罪的監(jiān)控攝像機和用于個人身份驗證的攝像機之類的安全用裝置；諸如用于拍攝皮膚的皮膚測量裝置和用于拍攝頭皮的顯微鏡之類的美容護理用裝置；諸如出于運動的目的的動作攝像機和穿戴式攝像機之類的運動用裝置；以及諸如用于監(jiān)控田地和農作物的狀態(tài)的攝像機之類的農業(yè)用裝置。應當注意，說明書中說明的效果僅是示例，并且不限于此，且可以獲得其它效果。應當注意，本發(fā)明的實施例不限于上述實施例，并且能夠在不偏離本發(fā)明的主旨的情況下進行各種變型。應當注意，本發(fā)明也可采用以下構造。(1)一種半導體裝置，其層疊并集成有多個半導體裝置，包括：第一貫穿電極，其用于與其它半導體裝置連接；以及第二貫穿電極，其連接所述第一貫穿電極與內部器件，對于每個層疊的所述半導體裝置，所述第二貫穿電極布置在不同的位置。(2)如(1)所述的半導體裝置，其中，所述第二貫穿電極表示層疊時的層疊位置。(3)如(1)或(2)所述的半導體裝置，其中，在層疊之后，通過使用外部信號進行的寫入來識別層疊的每個所述半導體裝置的沿層疊方向的地址。(4)如(1)至(3)中任一項所述的半導體裝置，其中，通過使用所述半導體裝置的熔絲或反熔絲器件與所述第二貫穿電極的組合由外部信號寫入沿層疊方向的地址。(5)如(1)至(4)中任一項所述的半導體裝置，其中，所述半導體裝置以晶片狀態(tài)層疊，并且在形成所述第一貫穿電極和所述第二貫穿電極之后被分割成單片。(6)如(1)至(5)中任一項權利要求1所述的半導體裝置，其中，所述半導體裝置是存儲器，且通過用于表示層疊的每個所述半導體裝置的層疊位置的z地址與所述存儲器中使用的xy地址的組合來確定數(shù)位位置。(7)如(6)所述的半導體裝置，其中，層疊的多個所述半導體裝置共用存儲區(qū)域和冗余區(qū)域。(8)如(1)至(5)中任一項所述的半導體裝置，其中，所述半導體裝置是fpga(可編程邏輯陣列)，且通過用于指定所述半導體裝置中的位置的xy地址和用于指定各所述半導體裝置間的位置的z地址來指定用于寫入電路功能的邏輯元件的布置。(9)如(8)所述的半導體裝置，其中，沿層疊方向的配線陣列經由添加有可編程選擇開關的貫穿電極而被連接，且以所述邏輯元件為單元構成沿三維方向的網路連接。(10)如(8)所述的半導體裝置，其還包括：用于控制所述半導體裝置內的信號的流動的開關；以及用于控制層疊的所述半導體裝置之間的信號的流動的開關。(11)如(1)至(10)中任一項所述的半導體裝置，其中，所述半導體裝置層疊有其中形成有外部連接端子和保護器件的半導體裝置，層疊的所述半導體裝置通過所述第一貫穿電極相互連接，且所述外部連接端子和所述保護器件由層疊的多個所述半導體裝置共用。(12)如(1)至(10)中任一項所述的半導體裝置，其中，層疊有攝像器件，所述半導體裝置是用于存儲由所述攝像器件捕獲的信號數(shù)據(jù)的存儲器，且在所述存儲器下方層疊有對來自所述存儲器的信號進行處理的處理單元。(13)一種半導體裝置，其包括：多個平面狀的可構造邏輯陣列，其沿與所述平面正交的正交方向層疊，每個所述可構造邏輯陣列包括：邏輯元件；單元配線，其在所述平面內沿縱向方向和橫向方向布置；和第一開關，其用于使沿所述縱向方向和所述橫向方向布置的所述單元配線連接和斷開；重復單元，其包括在所述平面內沿所述縱向方向和所述橫向方向重復地布置的所述邏輯元件、所述單元配線和所述第一開關，在所述重復單元中，所述可構造邏輯陣列還包括第二開關，所述第二開關用于使所述重復單元中的所述單元配線與沿所述正交方向和所述可構造邏輯陣列相鄰的另一可構造邏輯陣列中包含的所述重復單元中的所述單元配線連接和斷開；以及邏輯電路，其經由所述第一開關和所述第二開關沿由所述平面方向和所述正交方向構成的三維方向進行構造。(14)一種用于制造層疊并集成有多個半導體裝置的半導體裝置的制造方法，所述方法包括以下步驟：形成用于與其它半導體裝置連接的第一貫穿電極和連接所述第一貫穿電極與內部器件的第二貫穿電極，對于層疊的每個所述半導體裝置，所述第二貫穿電極形成在不同的位置。(15)一種電子設備，其包括：半導體裝置，其層疊并集成有多個半導體裝置，所述半導體裝置包括：第一貫穿電極，其用于與其它半導體裝置連接；以及第二貫穿電極，其連接所述第一貫穿電極與內部器件，對于層疊的每個所述半導體裝置，所述第二貫穿電極布置在不同的位置。(16)一種半導體裝置，其包括：層疊的多個半導體裝置；數(shù)據(jù)信號線，其用于將數(shù)據(jù)傳輸至所述半導體裝置或接收來自所述半導體裝置的數(shù)據(jù)；以及控制信號線，其用于將地址傳輸至所述半導體裝置或接收來自所述半導體裝置的地址，所述數(shù)據(jù)信號線和所述控制信號線被多路復用，且所述數(shù)據(jù)信號線的多路復用度低于所述控制信號線的多路復用度。(17)如(16)所述的半導體裝置，其還包括：芯片指派信號線，其用來發(fā)送或接收用于選擇多個所述半導體裝置之中的進行數(shù)據(jù)發(fā)送或接收的半導體裝置的選擇信號，其中，所述芯片指派信號線被多路復用，且所述芯片指派信號線的多路復用度等于或低于所述控制信號線的多路復用度。(18)如(17)所述的半導體裝置，其中，多個所述半導體裝置中的各者存儲被分配的沿層疊方向的地址，且所述芯片指派信號線用來發(fā)送或接收解碼后的沿所述層疊方向的地址。(19)如(16)或(17)所述的半導體裝置，其中，所述半導體裝置是存儲器，所述存儲器被層疊成8層，且所述存儲器均被4路復用，且8層所述存儲器之中的2層所述存儲器被同時驅動。(20)如(16)至(19)中任一項所述的半導體裝置，其還包括用于所述數(shù)據(jù)信號線的第一貫穿電極和第二貫穿電極，所述第一貫穿電極用于與其它半導體裝置連接；且所述第二貫穿電極用于與所述第一貫穿電極連接，對于被提供不同的數(shù)據(jù)的各所述半導體裝置，所述第二貫穿電極布置在不同的位置。附圖標記列表10邏輯電路芯片20，30存儲器芯片51-54貫穿電極60芯片61貫穿電極62表面配線63背面配線64器件65貫穿電極66表面配線67貫穿電極68背面配線69器件70芯片71貫穿電極72表面配線73貫穿電極74背面配線75器件76貫穿電極77表面配線78背面配線79器件80芯片81貫穿電極82表面配線83背面配線84器件85貫穿電極86表面配線87背面配線88器件301-304fpga芯片311選擇開關312clb313z軸方向選擇開關321選擇開關322clb323z軸方向選擇開關324z軸方向選擇開關700層疊存儲器701存儲器711數(shù)據(jù)信號線721控制信號線731芯片指派信號線當前第1頁12當前第1頁12