本發(fā)明涉及半導(dǎo)體裝置。

背景技術(shù)：

以往，具有被稱為柵極屏蔽(Shield Gate)構(gòu)造的半導(dǎo)體裝置已被普遍認(rèn)知(例如，參照專利文獻(xiàn)1)。以往的半導(dǎo)體裝置900如圖21(a)所示，包括：半導(dǎo)體基體910，包含：n+型漏極區(qū)域912、n-型漂移區(qū)域914、p型基極區(qū)域916、以及n+型源極區(qū)域918；溝槽(Trench)922，具有：被形成在半導(dǎo)體基體910內(nèi)，并且與n-型漂移區(qū)域914相鄰接的槽底、以及與p型基極區(qū)域916以及n-型漂移區(qū)域914相鄰接的側(cè)壁，且從平面上看被形成為條紋(Stripe)狀；柵電極926，被配置在溝槽922內(nèi)，并且在側(cè)壁部分處經(jīng)由絕緣膜924與p型基極區(qū)域916相對；屏蔽電極930，被配置在溝槽922內(nèi)，并且位于柵電極926與溝槽922的槽底之間；溝槽922內(nèi)的電氣絕緣區(qū)域928，在柵電極926與溝槽922的槽底之間擴(kuò)展，并且進(jìn)一步沿溝槽922的側(cè)壁以及槽底擴(kuò)展后使屏蔽電極930從側(cè)壁以及槽底處隔開；源電極934，被形成在半導(dǎo)體基體910的上方，并且將源電極918與屏蔽電極930電氣連接；以及漏電極936，與n+型漏極區(qū)域912相鄰接后被形成。

根據(jù)以往的半導(dǎo)體裝置900，由于具備被配置在溝槽922內(nèi)，并且位于柵電極926與溝槽922的槽底之間的屏蔽電極930，因此柵漏電容C_GD(參照圖21(b))就會降低，其結(jié)果就是柵充電電流量以及柵放電電流量就會減小，從而能夠加快開關(guān)速度。另外，由于能夠加長從容易引起電場集中的溝槽922的角部到柵電極926的距離，進(jìn)而，能夠通過電氣絕緣區(qū)域928緩和電場，其結(jié)果就是，能夠提高耐壓。

【先行技術(shù)文獻(xiàn)】

【專利文獻(xiàn)1】專利第4790908號公報

然而，通過本發(fā)明者的研究，發(fā)現(xiàn)以往的半導(dǎo)體裝置900，在開關(guān)關(guān)斷(Switch off)時會產(chǎn)生振鈴(Ringing)或是高浪涌(Surge)電壓。于是，本發(fā)明者便想到了使用高電阻屏蔽電極(例如，比源電極和柵電極更高電阻的屏蔽電極)來作為屏蔽電極(參照圖2(a))。這樣的話，依靠屏蔽電極較高的內(nèi)部電阻，就能夠在開關(guān)關(guān)斷時緩和漏電極的電位變化，從而，就能夠在開關(guān)關(guān)斷時抑制振鈴產(chǎn)生的同時，降低浪涌電壓。

但是，如上述般一旦使用高電阻的屏蔽電極來作為屏蔽電極的話，在開關(guān)周期的后半段，由于沿屏蔽電極的配線會產(chǎn)生電位差，因此經(jīng)由柵源電容C_GS(參照圖20，在圖2中也為同樣情況)柵極電壓V_GS就會突然升高，從而有容易產(chǎn)生運(yùn)行錯誤(自行開啟(Self Turn-On))的問題(參照圖2(b)中的符號A)。另外，由于開關(guān)速度變慢(參照圖2(b))，還存在有開關(guān)損耗增大的問題。

而另一方面，如使用低電阻的屏蔽電極來作為屏蔽電極的話(參照圖3(a))，則由于在開關(guān)關(guān)斷時無法緩和漏電極的電位變化，因此就無法獲得抑制振鈴的同時降低浪涌電壓的效果(參照圖3(b))。

因此，本發(fā)明鑒于上述這些問題，以提供如下的一種半導(dǎo)體裝置為目的：能夠抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時降低浪涌電壓，并且，能夠抑制開關(guān)關(guān)斷時因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)，而且，還能夠減少開關(guān)損耗增大所帶來的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明的半導(dǎo)體裝置，包括：半導(dǎo)體基體，含有：第一導(dǎo)電型漏極區(qū)域、與所述漏極區(qū)域相鄰接的第一導(dǎo)電型漂移區(qū)域、與所述漂移區(qū)域相鄰接的第二導(dǎo)電型基極區(qū)域、以及與所述基極區(qū)域相鄰接的第一導(dǎo)電型源極區(qū)域；溝槽，形成于所述半導(dǎo)體基體內(nèi)，具有與所述漂移區(qū)域相鄰接的槽底、以及與所述基極區(qū)域和所述漂移區(qū)域相鄰接的側(cè)壁，并且從平面上看被形成為條紋狀；柵電極，配置于所述溝槽內(nèi)，并且，在所述側(cè)壁的部分經(jīng)由柵極絕緣膜與所述基極區(qū)域相對；屏蔽電極，配置于所述溝槽內(nèi)，并且，位于所述柵電極與所述溝槽的所述槽底之間；所述溝槽內(nèi)的電氣絕緣區(qū)域，在所述柵電極與所述屏蔽電極之間擴(kuò)展，并且進(jìn)一步地沿所述溝槽的所述側(cè)壁以及所述槽底擴(kuò)展后將所述屏蔽電極從所述側(cè)壁以及所述槽底處隔開；源電極，形成于所述半導(dǎo)體基體的上方，并且將所述源極區(qū)域與所述屏蔽電極電氣連接；以及漏電極，與所述漏極區(qū)域相鄰接后形成，其特征在于：其中，所述屏蔽電極具有：高電阻區(qū)域，被設(shè)置在與所述側(cè)壁對向的位置上；以及低電阻區(qū)域，被設(shè)置在被所述高電阻區(qū)域夾住的位置上。

再有，上述高電阻區(qū)域也可稱為：被設(shè)置在與所述側(cè)壁對向的位置上的，并且沿所述屏蔽電極的長度方向具有第一電阻的第一區(qū)域；上述低電阻區(qū)域也可稱為：被設(shè)置在被所述高電阻區(qū)域夾住的位置上的，并且沿所述屏蔽電極的長度方向具有高于所述第一電阻的第二電阻的第二區(qū)域。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域以及所述低電阻區(qū)域均由含有摻雜物的同一半導(dǎo)體材料所構(gòu)成，并且所述低電阻區(qū)域的摻雜物濃度高于所述高電阻區(qū)域的摻雜物濃度。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域以及所述低電阻區(qū)域分別由不同的材料所構(gòu)成，并且構(gòu)成所述低電阻區(qū)域的材料的電阻率低于構(gòu)成所述高電阻區(qū)域的材料的電阻率。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域以及所述低電阻區(qū)域分別由同一材料所構(gòu)成，并且以與所述屏蔽電極的條紋的長度方向垂直相交的平面進(jìn)行切割后的所述低電阻區(qū)域的切面面積，大于以與所述屏蔽電極的條紋的長度方向垂直相交的平面進(jìn)行切割后的所述高電阻區(qū)域的切面面積。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域以及所述低電阻區(qū)域位于互相接觸的位置上。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域以及所述低電阻區(qū)域位于經(jīng)由所述電氣絕緣區(qū)域相互隔開的位置上。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述電氣絕緣區(qū)域中被夾在所述高電阻區(qū)域和所述低電阻區(qū)域之間的電氣絕緣區(qū)域的一部分具有開口部，并且所述高電阻區(qū)域以及所述低電阻區(qū)域經(jīng)由所述開口部部分接觸。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述低電阻區(qū)域比所述高電阻區(qū)域更薄。

在本發(fā)明的半導(dǎo)體裝置中，比較理想的情況是所述高電阻區(qū)域比所述低電阻區(qū)域更薄。

發(fā)明效果

根據(jù)本發(fā)明的半導(dǎo)體裝置，因為具備具有被設(shè)置在與溝槽的側(cè)壁對向的位置上的高電阻區(qū)域以及被設(shè)置在被高電阻區(qū)域夾住的位置上的低電阻區(qū)域的屏蔽電極來作為屏蔽電極(參照圖1(a))，因此由于在高電阻區(qū)域中，該區(qū)域中的電阻Ra(參照圖4)的電阻值高于電阻Rb(參照圖4)的電阻值，所以能夠緩和開關(guān)關(guān)斷時漏電極的電位變化，從而就能夠在抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時降低浪涌電壓(參照圖1(b))。另外，由于在低電阻區(qū)域中，該區(qū)域中的電阻Rb(參照圖4)的電阻值低于電阻Ra(參照圖4)的電阻值，所以能夠降低沿屏蔽電極的配線所產(chǎn)生的電位差，從而就能夠抑制開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)(參照圖1(b)中的符號A)。另外，通過存在有低電阻區(qū)域，還能夠加快開關(guān)速度(參照圖1(b))，從而就能夠防止開關(guān)損耗的增大。

簡單附圖說明

圖1是實施方式一所涉及的半導(dǎo)體裝置100的說明圖。圖1(a)是半導(dǎo)體裝置100的截面圖，圖1(b)是半導(dǎo)體裝置100開關(guān)關(guān)斷時的波形響應(yīng)圖。

圖2是比較例一所涉及的半導(dǎo)體裝置100a的說明圖。圖2(a)是半導(dǎo)體裝置100a的截面圖，圖2(b)是半導(dǎo)體裝置100a開關(guān)關(guān)斷時的波形響應(yīng)圖。

圖3是比較例二所涉及的半導(dǎo)體裝置100b的說明圖。圖3(a)是半導(dǎo)體裝置100b的截面圖，圖3(b)是半導(dǎo)體裝置100b開關(guān)關(guān)斷時的波形響應(yīng)圖。

圖4是實施方式一所涉及的半導(dǎo)體裝置100的作用·效果的說明圖。圖4(a)是在半導(dǎo)體裝置100的截面圖上追加標(biāo)注了寄生電阻以及寄生電容后的圖，圖4(b)是半導(dǎo)體裝置100的等價電路圖。

圖5是實施方式一所涉及的半導(dǎo)體裝置100的制造方法的說明圖。圖5(a)～圖5(d)為各個工序圖。

圖6是實施方式一所涉及的半導(dǎo)體裝置100的制造方法的說明圖。圖6(a)～圖6(d)為各個工序圖。

圖7是實施方式一所涉及的半導(dǎo)體裝置100的制造方法的說明圖。圖7(a)～圖7(d)為各個工序圖。

圖8是實施方式一所涉及的半導(dǎo)體裝置100的制造方法的說明圖。圖8(a)～圖8(d)為各個工序圖。

圖9是實施方式二所涉及的半導(dǎo)體裝置101的截面圖。

圖10是實施方式三所涉及的半導(dǎo)體裝置102的截面圖。

圖11是變形例一所涉及的半導(dǎo)體裝置103的說明圖。圖11(a)是半導(dǎo)體裝置103的截面圖，圖11(b)為圖11(a)的B-B截面圖。

圖12是變形例二所涉及的半導(dǎo)體裝置104的截面圖。

圖13是變形例二所涉及的104以外的另一種半導(dǎo)體裝置105的截面圖。

圖14是變形例三所涉及的半導(dǎo)體裝置106的截面圖。

圖15是變形例三所涉及的106以外的另一種半導(dǎo)體裝置107的截面圖。

圖16是變形例四所涉及的半導(dǎo)體裝置108的截面圖。

圖17是實施方式一所涉及的半導(dǎo)體裝置100的另外的制造方法的說明圖。

圖18是實施方式一所涉及的半導(dǎo)體裝置100的另外的制造方法的說明圖。圖17(a)～圖17(d)以及圖18(a)～圖18(d)為各個工序圖。另外，在圖17以及圖18中，省略了與圖5～圖8中相同工序的標(biāo)注。

圖19是實施方式一所涉及的半導(dǎo)體裝置100的又一個另外的制造方法的說明圖。

圖20是實施方式一所涉及的半導(dǎo)體裝置100的又一個另外的制造方法的說明圖。圖19(a)～圖19(d)以及圖20(a)～圖20(d)為各個工序圖。另外，在圖19以及圖20中，省略了與圖5～圖8中相同工序的標(biāo)注。

圖21是以往的半導(dǎo)體裝置900的截面圖。圖21(a)是在半導(dǎo)體裝置900的截面圖上追加標(biāo)注了寄生電阻以及寄生電容后的圖，圖21(b)是半導(dǎo)體裝置900的等價電路。

具體實施方式

以下，將依據(jù)附圖，對本發(fā)明的半導(dǎo)體裝置進(jìn)行說明。

【實施方式一】

1.半導(dǎo)體裝置

實施方式一所涉及的半導(dǎo)體裝置，如圖1(a)所示，包括：半導(dǎo)體基體110，含有：n+型漏極區(qū)域(第一導(dǎo)電型漏極區(qū)域)112、與n+型漏極區(qū)域112相鄰接的n-型漂移區(qū)域(第一導(dǎo)電型漂移區(qū)域)114、與n-型漂移區(qū)域114相鄰接的p型基極區(qū)域(第二導(dǎo)電型基極區(qū)域)116、以及與p型基極區(qū)域116相鄰接的n+型源極區(qū)域(第一導(dǎo)電型源極區(qū)域)118；溝槽122，形成于半導(dǎo)體基體110內(nèi)，具有與n-型漂移區(qū)域114相鄰接的槽底、以及與p型基極區(qū)域116和n-型漂移區(qū)域114相鄰接的側(cè)壁，并且從平面上看被形成為條紋狀；柵電極126，配置于溝槽122內(nèi)，并且，在側(cè)壁的部分經(jīng)由柵極絕緣膜124與p型基極區(qū)域116相對；屏蔽電極130，配置于溝槽122內(nèi)，并且，位于柵電極126與溝槽122的槽底之間；溝槽122內(nèi)的電氣絕緣區(qū)域128，在柵電極126與屏蔽電極130之間擴(kuò)展，并且進(jìn)一步地沿溝槽122的側(cè)壁以及槽底擴(kuò)展后將屏蔽電極130從側(cè)壁以及槽底處隔開；源電極134，形成于半導(dǎo)體基體110的上方，并且將n+型源極區(qū)域118與屏蔽電極130電氣連接；以及漏電極136，與漏極區(qū)域112相鄰接后形成。

實施方式一所涉及的半導(dǎo)體裝置100為功率MOSFET。

并且，在實施方式一所涉及的半導(dǎo)體裝置100中，屏蔽電極130具有：高電阻區(qū)域130a，被設(shè)置在與溝槽的側(cè)壁對向的位置上；以及低電阻區(qū)域130b，被設(shè)置在被高電阻區(qū)域130a夾住的位置上。另外，高電阻區(qū)域130a以及低電阻區(qū)域130b均由含有摻雜物的同一半導(dǎo)體材料所構(gòu)成，并且低電阻區(qū)域130b的摻雜物濃度高于高電阻區(qū)域130a的摻雜物濃度。另外，高電阻區(qū)域130a以及低電阻區(qū)域130b位于相互接觸的位置上。

n+型漏極區(qū)域112的厚度為50μm～500μm(例如350μm)，n+型漏極區(qū)域112的摻雜物濃度為1×10¹⁸cm－3～1×10²⁰cm^－3(例如1×10¹⁹cm^－3)。n-型漂移區(qū)域114的厚度為10μm～50μm(例如15μm)，n-型漂移區(qū)域114的摻雜物濃度為1×10¹⁴cm－3～1×10¹⁷cm^－3(例如1×10¹⁵cm^－3)。p型基極區(qū)域116的厚度為2μm～10μm(例如5μm)，p型基極區(qū)域116的摻雜物濃度為1×10¹⁶cm－3～1×10¹⁸cm^－3(例如1×10¹⁷cm^－3)。

如果將溝槽122的深度方向定義為上下方向，將與之垂直相交的并且將溝槽122的一方的側(cè)壁與另一方的側(cè)壁相連的方向定義為左右方向(參照圖1等)的話，溝槽122的上下方向的深度為4μm～20μm(例如10μm)，溝槽122的左右方向的寬度為1.5μm～7.5μm(例如5μm)，溝槽122的間隙(Pitch)為3μm～15μm(例如10μm)。

柵極絕緣膜124例如由通過熱氧化法形成的二氧化硅膜所構(gòu)成，柵極絕緣膜124的厚度為20μm～200μm(例如100μm)。

柵電極126例如由通過CVD法形成的低電阻多晶硅(Polysilicon)所構(gòu)成，柵電極126的厚度為2μm～10μm(例如5μm)。

屏蔽電極130如上述般，被配置于溝槽122內(nèi)，并且位于柵電極126與溝槽122的槽底之間。屏蔽電極130的上下方向的厚度為1.5μm～6μm(例如4μm)，左右方向的厚度為1μm～5μm(例如2.5μm)。

高電阻區(qū)域130a例如由通過CVD法形成的高電阻多晶硅所構(gòu)成，高電阻區(qū)域130a的左右方向的厚度為0.4μm～2μm(例如1μm)。低電阻區(qū)域130b例如由通過CVD法，以及通過摻雜形成的低電阻多晶硅所構(gòu)成，低電阻區(qū)域130b的左右方向的厚度為0.2μm～1μm(例如0.5μm)。

屏蔽電極130與柵電極126的間隔為1μm～3μm(例如2μm)，屏蔽電極130與溝槽122的槽底的間隔為1μm～3μm(例如2μm)，屏蔽電極130與溝槽122的側(cè)壁的間隔為1μm～3μm(例如2μm)。

n+型源極區(qū)域118的深度為1μm～3μm(例如2μm)，n+型源極區(qū)域118的摻雜物濃度為1×10¹⁸cm－3～1×10²⁰cm^－3(例如1×10¹⁹cm^－3)。

層間絕緣膜132例如由通過CVD法形成的二氧化硅膜所構(gòu)成，層間絕緣膜132的厚度為0.5μm～3μm(例如1μm)。

源電極134例如由Al膜或Al合金膜(例如AlSi膜)所構(gòu)成，源電極130的厚度為1μm～10μm(例如3μm)。

漏電極136例如由按照Ti、Ni、Au的順序?qū)臃e的層積膜所構(gòu)成，漏電極136的厚度為0.2μm～1.5μm(例如1μm)。

2.半導(dǎo)體裝置的效果

根據(jù)實施方式一所涉及的半導(dǎo)體裝置100，因為具備具有被設(shè)置在與溝槽的側(cè)壁對向的位置上的高電阻區(qū)域130a以及被設(shè)置在被高電阻區(qū)域130a夾住的位置上的低電阻區(qū)域130b的屏蔽電極130來作為屏蔽電極(參照圖1(a))，因此由于在高電阻區(qū)域130a中，該區(qū)域中的電阻Ra(參照圖4)的電阻值高于電阻Rb(參照圖4)的電阻值，所以能夠緩和開關(guān)關(guān)斷時漏電極的電位變化。特別是本發(fā)明的高電阻區(qū)域130a由于主要是面向溝槽的內(nèi)壁(側(cè)壁以及底部)中對向面積比底部更大的側(cè)壁，因此能夠有效的抑制開關(guān)關(guān)斷時來自于漂移區(qū)域(或是溝槽的內(nèi)壁)的影響，從而能夠有效的緩和開關(guān)關(guān)斷時漏電極的電位變化。這樣，就能夠在抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時降低浪涌電壓(參照圖1(b))。另外，由于在低電阻區(qū)域130b中，該區(qū)域中的電阻Rb(參照圖4)的電阻值低于電阻Ra(參照圖4)的電阻值，所以能夠降低沿屏蔽電極130的配線所產(chǎn)生的電位差，從而就能夠抑制開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)(參照圖1(b)中的符號A)。另外，通過存在有低電阻區(qū)域130b，還能夠加快開關(guān)速度(參照圖1(b))，從而就能夠防止開關(guān)損耗的增大。

另外，根據(jù)實施方式一所涉及的半導(dǎo)體裝置100，由于具備：高電阻區(qū)域130a以及低電阻區(qū)域130b均由含有摻雜物的同一半導(dǎo)體材料所構(gòu)成，并且低電阻區(qū)域130b的摻雜物濃度高于高電阻區(qū)域130a的摻雜物濃度的屏蔽電極，來作為屏蔽電極130，因此通過將摻雜物的摻雜(Doping)量設(shè)定為適宜的值，就能夠相對容易地將高電阻區(qū)域130a以及低電阻區(qū)域130b的電阻率設(shè)定為所期望的值。

另外，根據(jù)實施方式一所涉及的半導(dǎo)體裝置100，具備高電阻區(qū)域130a以及低電阻區(qū)域130b位于相互接觸的位置上的屏蔽電極來作為屏蔽電極130，因此也如后述的半導(dǎo)體裝置的制造方法中所述一般，能夠相對容易地形成屏蔽電極構(gòu)造。

3.半導(dǎo)體裝置的制造方法

實施方式一所涉及的半導(dǎo)體裝置100，能夠通過具有以下所述制造工序的制造方法(實施方式一所涉及的半導(dǎo)體裝置的制造方法)進(jìn)行制造。

(1)半導(dǎo)體基體準(zhǔn)備工序

如圖5(a)～圖5(c)所示，準(zhǔn)備包含有：n+型漏極區(qū)域112、與n+型漏極區(qū)域112相鄰接的n-型漂移區(qū)域114、與n-型漂移區(qū)域114相鄰接的p型基極區(qū)域116、以及與p型基極區(qū)域116相鄰接的n+型源極區(qū)域118以及p+型接觸區(qū)域120的半導(dǎo)體基體110。

(2)溝槽形成工序

然后，如圖5(d)所示，在半導(dǎo)體基體110的表面形成掩膜(Mask)M3，并且使該掩膜M3形成為從p型基極區(qū)域116的表面到達(dá)n-型漂移區(qū)域114。溝槽122的深度例如定為11μm

(3)第一電氣絕緣區(qū)域形成工序

然后，如圖6(a)所示，通過熱氧化法，在溝槽122的內(nèi)面以及半導(dǎo)體基體110的表面形成硅氧化膜128’，并以此來作為電氣絕緣區(qū)域128的底部以及側(cè)壁部。再有，在第一電氣絕緣區(qū)域形成工序中，也可以通過CVD法加厚形成底部部分的硅氧化膜128’，之后，再通過熱氧化法形成側(cè)壁部分的硅氧化膜128’。

(4)高電阻區(qū)域以及低電阻區(qū)域形成工序

然后，如圖6(b)所示，通過CVD法，在溝槽122的內(nèi)面以及半導(dǎo)體基體110的表面形成高電阻多晶硅膜130a’，然后，如圖6(c)所示，對高電阻多晶硅膜130a’進(jìn)行回刻(Etch back)，在溝槽122內(nèi)部的電氣絕緣區(qū)域128的底部上殘留有規(guī)定厚度的高電阻多晶硅膜130a’的狀態(tài)下將高電阻多晶硅膜130a’去除。通過這樣，高電阻區(qū)域130a的基礎(chǔ)部分就被形成在了溝槽122內(nèi)部的電氣絕緣區(qū)域128的底部上。如下述般，該高電阻區(qū)域130a的基礎(chǔ)部分中，側(cè)壁一側(cè)的部分被維持后成為高電阻區(qū)域130a，而被高電阻區(qū)域130a夾住的部分，則通過下述規(guī)定的工序成為低電阻區(qū)域130b。

然后，如圖6(d)所示，通過CVD法，在溝槽122的內(nèi)部的高電阻區(qū)域130a的基礎(chǔ)部分上以及半導(dǎo)體基體110的表面形成規(guī)定厚度的硅氧化膜128’。

然后，如圖7(a)所示，相對于硅氧化膜128’，在與低電阻區(qū)域130b相對應(yīng)的部分上設(shè)置規(guī)定寬度的開口部。之后，如圖7(b)所示，以該開口部為掩膜，以與希望的電阻率相應(yīng)的摻雜濃度進(jìn)行摻雜。通過這樣，低電阻區(qū)域130b就被形成在了溝槽122內(nèi)部的高電阻區(qū)域130a上，從而在整體上形成了具有高電阻區(qū)域130a以及被設(shè)置在被高電阻區(qū)域130a夾住的位置上低電阻區(qū)域130b的屏蔽電極130。另外，屏蔽電極130還被形成為：該屏蔽電極130的一部分或是整體位于比p型基極區(qū)域116的底部更深的位置上。

然后，如圖7(c)所示，通過濕蝕刻，將硅氧化膜128’去除。

(5)第二電氣絕緣區(qū)域形成工序

然后，通過CVD法，在半導(dǎo)體基體110的整個面上形成硅氧化膜使其覆蓋溝槽122內(nèi)部。接著，在下述柵電極126的下側(cè)直到規(guī)定的深度為止，對該硅氧化膜進(jìn)行蝕刻。蝕刻后的結(jié)果為：殘留的規(guī)定厚度的該硅氧化膜成為電氣絕緣區(qū)域128的頂部。

(6)柵極絕緣膜形成工序

然后，如圖7(d)所示，通過熱氧化法，在溝槽122的內(nèi)面上形成絕緣膜124的部位以及半導(dǎo)體基體110的表面形成硅氧化膜124’，并以此作為柵極絕緣膜124。

(7)柵電極形成工序

然后，如圖8(a)所示，從半導(dǎo)體基體110的表面一側(cè)形成低電阻多晶硅膜126’使其填滿溝槽122。然后，如圖8(b)所示，對低電阻多晶硅膜126’進(jìn)行回刻，在僅有溝槽122內(nèi)部殘留有低電阻多晶硅膜126’的狀態(tài)下將低電阻多晶硅膜126’去除。通過這樣，柵電極126被形成在了溝槽122的內(nèi)周面上。

(8)層間絕緣膜形成工序

然后，將半導(dǎo)體基體110的表面上的硅氧化膜124’去除，然后，從半導(dǎo)體基體110的表面一側(cè)通過氣相法形成PSG膜，再然后，在留有柵電極126的上部規(guī)定部分后將硅氧化膜以及PSG膜通過蝕刻去除。通過這樣，如圖8(c)所示，層間絕緣膜132就被形成在了柵電極126的上部。

(9)源電極以及漏電極形成工序

然后，如圖8(d)所示，形成源電極134使其覆蓋半導(dǎo)體基體110以及層間絕緣膜132，并且在n+型漏極區(qū)域112的表面形成漏電極136。

通過實施上述工序，就能夠制造實施方式一所涉及的半導(dǎo)體裝置100。

【實施方式二】

實施方式二所涉及的半導(dǎo)體裝置101基本上具有與實施方式一所涉及的半導(dǎo)體裝置100同樣的構(gòu)成，但是在屏蔽電極的構(gòu)成上不同于實施方式一所涉及的半導(dǎo)體裝置100。即，如圖9所示，在實施方式二所涉及的半導(dǎo)體裝置101中，高電阻區(qū)域130a以及低電阻區(qū)域130b分別由不同材料所構(gòu)成，并且構(gòu)成低電阻區(qū)域130b的材料的電阻率低于構(gòu)成高電阻區(qū)域130a的材料的電阻率(參照圖9)。

作為構(gòu)成高電阻區(qū)域130a的材料，例如可以使用通過CVD法形成的高電阻多晶硅。另外，作為構(gòu)成低電阻區(qū)域130b的材料，例如可以使用高熔點的金屬(例如：W、Mo、Ta、Nb等)和其他金屬(例如：Cu等)。

像這樣，實施方式二所涉及的半導(dǎo)體裝置101雖然在屏蔽電極的構(gòu)成上不同于實施方式一所涉及的半導(dǎo)體裝置100，但是因為具備具有被設(shè)置在與溝槽的側(cè)壁對向的位置上的高電阻區(qū)域130a以及被設(shè)置在被高電阻區(qū)域130a夾住的位置上的低電阻區(qū)域130b的屏蔽電極130來作為屏蔽電極(參照圖9)，因此與實施方式一所涉及的半導(dǎo)體裝置100一樣，由于在高電阻區(qū)域130a中，該區(qū)域中的電阻Ra(參照圖4)的電阻值高于電阻Rb(參照圖4)的電阻值，所以能夠緩和開關(guān)關(guān)斷時漏電極的電位變化，從而就能夠在抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時降低浪涌電壓。另外，由于在低電阻區(qū)域130b中，該區(qū)域中的電阻Rb(參照圖4)的電阻值低于電阻Ra(參照圖4)的電阻值，所以能夠降低沿屏蔽電極130的配線所產(chǎn)生的電位差，從而就能夠抑制開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)。另外，通過存在有低電阻區(qū)域，還能夠加快開關(guān)速度，從而就能夠防止開關(guān)損耗的增大。

另外，根據(jù)實施方式二所涉及的半導(dǎo)體裝置101，由于具備：高電阻區(qū)域130a以及低電阻區(qū)域130b分別由不同材料所構(gòu)成，并且構(gòu)成低電阻區(qū)域130b的材料的電阻率低于構(gòu)成高電阻區(qū)域130a的材料的電阻率的屏蔽電極，來作為屏蔽電極130，因此通過適宜地選擇高電阻區(qū)域130a以及低電阻區(qū)域130b的材料，就能夠從很廣的范圍中選擇高電阻區(qū)域130a以及低電阻區(qū)域130b的電阻率。

【實施方式三】

實施方式三所涉及的半導(dǎo)體裝置基本上具有與實施方式一所涉及的半導(dǎo)體裝置100同樣的構(gòu)成，但是在屏蔽電極的構(gòu)成上不同于實施方式一所涉及的半導(dǎo)體裝置100。即，如圖10所示，在實施方式三所涉及的半導(dǎo)體裝置102中，高電阻區(qū)域130a以及低電阻區(qū)域130b經(jīng)由電氣絕緣區(qū)域128位于互相隔開的位置上。

高電阻區(qū)域130a與低電阻區(qū)域130b之間的間隔可以進(jìn)行適宜地設(shè)定，例如，可以設(shè)為0.5μm。

像這樣，實施方式三所涉及的半導(dǎo)體裝置102雖然在屏蔽電極的構(gòu)成上不同于實施方式一所涉及的半導(dǎo)體裝置100，但是因為具備具有被設(shè)置在與溝槽的側(cè)壁對向的位置上的高電阻區(qū)域130a以及被設(shè)置在被高電阻區(qū)域130a夾住的位置上的低電阻區(qū)域130b的屏蔽電極130來作為屏蔽電極(參照圖10)，因此與實施方式一所涉及的半導(dǎo)體裝置100一樣，由于在高電阻區(qū)域130a中，該區(qū)域中的電阻Ra(參照圖4)的電阻值比電阻Rb(參照圖4)的電阻值更高，所以能夠緩和開關(guān)關(guān)斷時漏電極的電位變化，從而就能夠在抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時降低浪涌電壓。另外，由于在低電阻區(qū)域130b(參照圖4)中的電阻值比高電阻區(qū)域130a中的電阻值更低，所以能夠降低沿屏蔽電極130的配線所產(chǎn)生的電位差，并且抑制開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)。另外，通過存在有低電阻區(qū)域130b，還能夠加快開關(guān)速度，從而就能夠防止開關(guān)損耗的增大。

另外，根據(jù)實施方式三所涉及的半導(dǎo)體裝置102，由于具備：高電阻區(qū)域130a以及低電阻區(qū)域130b經(jīng)由電氣絕緣區(qū)域128位于互相隔開的位置上的屏蔽電極，來作為屏蔽電極130，因此在高電阻區(qū)域130a中，由于不容易受到低電阻區(qū)域130b的影響，所以能夠進(jìn)一步地緩和開關(guān)關(guān)斷時漏電極的電位變化，從而就能夠在進(jìn)一步地抑制開關(guān)關(guān)斷時產(chǎn)生的振鈴的同時進(jìn)一步地降低浪涌電壓。

以上，對本發(fā)明基于上述實施方式進(jìn)行了說明。本發(fā)明并不限于上述的實施方式，能夠在不脫離本發(fā)明主旨的范圍內(nèi)實施各種形態(tài)，例如，可以是如下變形例：

(1)在上述實施方式一中，雖然作為高電阻區(qū)域130a，例如使用的是通過CVD法形成的高電阻多晶硅，作為低電阻區(qū)域130b，例如使用的是通過CVD法形成的低電阻多晶硅，但是本發(fā)明并不限于此。也可以使用上述這些以外的材料。

(2)在上述實施方式二中，雖然作為高電阻區(qū)域130a，例如使用的是通過CVD法形成的高電阻多晶硅，作為低電阻區(qū)域130b，使用的是高熔點金屬(例如，W、Mo、Ta、Nb等)和其他的金屬(例如，Cu等)，但是本發(fā)明并不限于此。也可以使用上述這些以外的材料。

(3)在上述實施方式三中，作為屏蔽電極，使用的是高電阻區(qū)域130a以及低電阻區(qū)域130b位于經(jīng)由電氣絕緣區(qū)域128互相隔開的位置上的構(gòu)造的屏蔽電極130。在此基礎(chǔ)上，如圖11(b)所示，也可以是電氣絕緣區(qū)域128中被夾在高電阻區(qū)域130a和低電阻區(qū)域130b之間的電氣絕緣區(qū)域128的一部分具有開口部138，并且作為屏蔽電極，使用高電阻區(qū)域130a以及低電阻區(qū)域130b經(jīng)由開口部138部分接觸的構(gòu)造的屏蔽電極(變形例一)。

通過設(shè)置為這樣的構(gòu)成，憑借將上述開口部138的大小、間隔設(shè)定為適宜地值，就能夠均衡地實現(xiàn)：降低開關(guān)關(guān)斷時產(chǎn)生的振鈴和浪涌電壓的效果以及防止開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)和防止開關(guān)損耗增大的效果。

(4)雖然在上述實施方式一中，作為屏蔽電極，使用的是高電阻區(qū)域130a以及低電阻區(qū)域130b均由同一材料所構(gòu)成，并且低電阻區(qū)域130b的摻雜物濃度高于高電阻區(qū)域130a的摻雜物濃度的屏蔽電極；在上述實施方式二中，作為屏蔽電極，使用的是高電阻區(qū)域130a以及低電阻區(qū)域130b分別由不同材料所構(gòu)成，并且構(gòu)成低電阻區(qū)域130b的材料的電阻率低于構(gòu)成高電阻區(qū)域130a的材料的電阻率的屏蔽電極；但是本發(fā)明并不限于此。例如，如圖12～圖15所示，也可以使用形狀為：高電阻區(qū)域130a以及低電阻區(qū)域130b均由同一材料所構(gòu)成，并且以與屏蔽電極130的條紋的長度方向(與被形成為條紋狀的溝槽的長度方向略平行的屏蔽電極的長度方向)垂直相交的平面進(jìn)行切割后的低電阻區(qū)域130b的切面面積，大于以同平面進(jìn)行切割后的高電阻區(qū)域130a的切面面積的屏蔽電極(參照變形例二以及變形例三、圖12以及圖15)。再有，變形例二(圖12以及圖13)為：含有構(gòu)成高電阻區(qū)域130a以及低電阻區(qū)域130b的摻雜物的半導(dǎo)體材料被連續(xù)地構(gòu)成的例子。變形例三(圖14以及圖15)為：含有構(gòu)成高電阻區(qū)域130a以及低電阻區(qū)域130b的所述材料分開構(gòu)成的例子。

根據(jù)設(shè)定為這樣的構(gòu)成，由于具備了包含位于漏極區(qū)域112一側(cè)的高電阻區(qū)域(高電阻區(qū)域130a)、以及位于柵電極126一側(cè)的低電阻區(qū)域(低電阻區(qū)域130b)的屏蔽電極，因此也同樣具有實施方式一所涉及的半導(dǎo)體裝置100所具有的效果。再有，在這種情況下，屏蔽電極130的切面形狀可以為：逆三角形、逆五角形、棒球的本壘(Home base)形狀、圖釘形狀等的各種形狀，以及，將這些形狀以穿過柵電極的中心的中心線為軸線左右對稱地展開后的形狀等的各種形狀。

(5)在上述的實施方式一中，雖然是以功率MOSFET來作為半導(dǎo)體裝置100為例進(jìn)行了說明，但是本發(fā)明并不限于此。本發(fā)明可以在不脫離本發(fā)明主旨的范圍內(nèi)適用于除功率MOSFET之外的其他電子器件中。

(6)在上述的實施方式一中，雖然是將高電阻區(qū)域130a的厚度以及低電阻區(qū)域130b的厚度設(shè)定為相同厚度(參照圖1(a))，但是本發(fā)明并不限于此。也可以將低電阻區(qū)域130b的厚度設(shè)定為比高電阻區(qū)域130a的厚度更薄(變形例四。參照圖16)，或是將低電阻區(qū)域130b與高電阻區(qū)域130a設(shè)定為同等程度的厚度。

在變形例四的情況下，能夠提升降低開關(guān)關(guān)斷時產(chǎn)生的振鈴和浪涌電壓的效果。在實施方式一的情況下，則能夠提升防止開關(guān)周期的后半期中因柵極電壓V_GS啟動而產(chǎn)生的運(yùn)行錯誤(自行開啟)和提升防止開關(guān)損耗增大的效果。

(7)實施方式一所涉及的半導(dǎo)體裝置100，能夠通過實施方式一中所記載的制造方法之外的方法來進(jìn)行制造。例如，如圖17以及圖18所示，可以在形成屏蔽電極130和柵電極126之后，再形成n+型源極區(qū)域118以及p+型接觸區(qū)域120。另外，也可以例如圖19以及圖20所示，在形成屏蔽電極130和柵電極126之后，再形成n+型源極區(qū)域118、p型基極區(qū)域116以及p+型接觸區(qū)域120。

符號說明

100、100a、100b、101、102、103、104、105、106、107、108…半導(dǎo)體裝置；110…半導(dǎo)體基體；112…n+型漏極區(qū)域；114…n-型漂移區(qū)域；116…p型基極區(qū)域；118…n+型源極區(qū)域；120…p+型接觸區(qū)域；122…溝槽；124…柵極絕緣膜；126…柵電極；128…電氣絕緣區(qū)域；130…屏蔽電極；130a…高電阻區(qū)域；130b…低電阻區(qū)域；132…層間絕緣膜；134…源電極；136…漏電極；138…開口部；M1、M2、M3、M4、M5、M6、M7、M8、M9、M10…掩膜