本發(fā)明涉及一種半導(dǎo)體組件的制造方法，尤其涉及一種存儲(chǔ)元件的制造方法。

背景技術(shù)：

為提升動(dòng)態(tài)隨機(jī)存取內(nèi)存的積集度以加快組件的操作速度，以及符合消費(fèi)者對(duì)于小型化電子裝置的需求，近年來(lái)發(fā)展出埋入式字線動(dòng)態(tài)隨機(jī)存取內(nèi)存(buried word line DRAM)，以滿足上述種種需求。但隨著內(nèi)存的積集度增加，字線間距和內(nèi)存數(shù)組的隔離結(jié)構(gòu)都會(huì)不斷縮小，導(dǎo)致種種不良影響。譬如內(nèi)存之間的泄漏(Cell-to-cell leakage)、字線之間的干擾(又稱Row Hammer)、讀寫(xiě)時(shí)間失效(t_WR failure)、保持失效(retention failure)、位線耦合失效(Bit Line coupling failure)等。

因此，目前為了針對(duì)字線之間的干擾，會(huì)采用比埋入式字線還要深的隔離結(jié)構(gòu)來(lái)改善上述問(wèn)題的辦法。但是，如此一來(lái)就必須改變?cè)械母綦x結(jié)構(gòu)工藝，將一道同時(shí)形成字線和隔離結(jié)構(gòu)的光刻工藝，改為至少兩道的光刻工藝，一道是制作較深的隔離結(jié)構(gòu)，另一道是制作隔離結(jié)構(gòu)之間的埋入式字線。然而，在現(xiàn)有技術(shù)中，利用多道光刻工藝以分別形成隔離結(jié)構(gòu)與電容器接觸窗的步驟，容易產(chǎn)生對(duì)準(zhǔn)問(wèn)題(alignment issue)。所述對(duì)準(zhǔn)問(wèn)題會(huì)隨著組件的尺寸微縮而日趨嚴(yán)重，舉例來(lái)說(shuō)，其容易導(dǎo)致有源區(qū)(例如是源/漏極區(qū))與電容器接觸窗之間的接觸面積減少。由于有源區(qū)與電容器接觸窗之間的接觸面積變小，將使得有源區(qū)與電容器接觸窗之間的阻值增加，進(jìn)而導(dǎo)致讀寫(xiě)時(shí)間失效。因此，如何發(fā)展一種存儲(chǔ)元件的制造方法，其可改善光刻工藝中的偏移所導(dǎo)致有源區(qū)與電容接觸窗之間的接觸面積減少的問(wèn)題，將成為重要的一門(mén)課題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提供一種存儲(chǔ)元件的制造方法，其具有自行對(duì)準(zhǔn)的隔離結(jié)構(gòu)，以改善光刻工藝中的偏移所導(dǎo)致有源區(qū)與電容接觸窗之間的接觸面積減少的問(wèn)題。

本發(fā)明提供一種存儲(chǔ)元件的制造方法，其可減少工藝步驟，以減少工藝成本。

本發(fā)明提供一種存儲(chǔ)元件的制造方法，其步驟如下。提供具有第一區(qū)與第二區(qū)的襯底。形成多個(gè)字線組于第一區(qū)的襯底中。每一字線組具有兩個(gè)埋入式字線。形成第一介電層于第一區(qū)的襯底上。形成導(dǎo)體層于第二區(qū)的襯底上，其中導(dǎo)體層的頂面低于第一介電層的頂面。共形形成第二介電層于襯底上。進(jìn)行第一蝕刻工藝，移除部分第二介電層與部分導(dǎo)體層，以形成第一開(kāi)口于第二區(qū)的導(dǎo)體層與第二介電層中。第一開(kāi)口暴露第二區(qū)的襯底的表面。進(jìn)行第二蝕刻工藝，移除部分第二區(qū)的襯底，以形成溝渠于第二區(qū)的襯底中，其中第一開(kāi)口位于溝渠上。形成第三介電層于溝渠以及第一開(kāi)口中。移除部分第一介電層與第三介電層，以形成第二開(kāi)口于剩余的第一介電層上，且形成第三開(kāi)口于剩余的第三介電層上。形成第四介電層于第二開(kāi)口與第三開(kāi)口中。

基于上述，本發(fā)明可藉由形成自行對(duì)準(zhǔn)的溝渠來(lái)形成隔離結(jié)構(gòu)，以改善光刻工藝中的偏移所導(dǎo)致有源區(qū)與電容接觸窗之間的接觸面積減少的問(wèn)題。另外，本發(fā)明可改變第二介電層的厚度來(lái)可調(diào)整后續(xù)形成隔離結(jié)構(gòu)的寬度。此外，本發(fā)明還可簡(jiǎn)化工藝步驟，以減少工藝成本。

為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。

附圖說(shuō)明

圖1是本發(fā)明的第一實(shí)施例的存儲(chǔ)元件的上視示意圖；

圖2A至圖2H是沿著圖1的I-I’線段的第二實(shí)施例的存儲(chǔ)元件的制造流程的剖面示意圖。

附圖標(biāo)記：

10：第一開(kāi)口

15：溝渠

20：第二開(kāi)口

30：第三開(kāi)口

100：襯底

101：隔離結(jié)構(gòu)

102：有源區(qū)

104：位線

106：字線組

106a、106b：埋入式字線

108：電容器接觸窗

110：位線接觸窗

112a、112b：柵極

114a、114b：柵介電層

116a、116b：氮化硅層

118：氧化硅層

120：氮化硅層

121a、121b：介電材料層

122、122a、122b：第一介電層

124、124a：導(dǎo)體層

125：凹部開(kāi)口

126、126a、126b：第二介電層

128、128a：第三介電層

130：第四介電層：

D1：第一方向

D2：第二方向

L1：長(zhǎng)邊

L2：短邊

R1：第一區(qū)

R2：第二區(qū)

T：厚度

W：寬度

具體實(shí)施方式

參照本實(shí)施例的附圖以更全面地闡述本發(fā)明。然而，本發(fā)明亦可以各種不同的形式體現(xiàn)，而不應(yīng)限于本文中所述之實(shí)施例。附圖中的層與區(qū)域的厚度會(huì)為了清楚起見(jiàn)而放大。相同或相似的參考號(hào)碼表示相同或相似的組件，以下段落將不再一一贅述。

圖1是本發(fā)明的第一實(shí)施例的存儲(chǔ)元件的上視示意圖。

請(qǐng)參照?qǐng)D1，本實(shí)施例提供一種存儲(chǔ)元件包括：襯底100、多個(gè)隔離結(jié)構(gòu)101、多個(gè)有源區(qū)102、多個(gè)位線104、多個(gè)字線組106、多個(gè)電容器接觸窗108以及多個(gè)位線接觸窗110。為圖面清楚起見(jiàn)，圖1僅顯示上述構(gòu)件，其他結(jié)構(gòu)可見(jiàn)于后續(xù)圖2A至圖2H的剖面圖。

在第一實(shí)施例中，襯底100包括多個(gè)第一區(qū)R1與多個(gè)第二區(qū)R2。第一區(qū)R1與第二區(qū)R2沿著第一方向D1相互排列。第二區(qū)R2的襯底100中形成有隔離結(jié)構(gòu)101，其沿著第二方向D2延伸。隔離結(jié)構(gòu)101可截?cái)?chop)沿著第二方向D2相互排列的多個(gè)條狀有源區(qū)(strip-type active areas)，以定義出形成多個(gè)有源區(qū)(active areas)102。換言之，相鄰兩個(gè)有源區(qū)102之間具有隔離結(jié)構(gòu)101。在本實(shí)施例中，所述條狀有源區(qū)為直線狀。但本發(fā)明不以此為限，在其他實(shí)施例中，所述條狀有源區(qū)可例如是非直線狀，舉例來(lái)說(shuō)，其可例如是一鋸齒狀。

位線104位于襯底100上，且橫越第一區(qū)R1與第二區(qū)R2。位線104沿著第一方向D1延伸，且沿著第二方向D2相互排列。字線組106位于第一區(qū)R1的襯底100中。字線組106沿著第二方向D2延伸，且沿著第一方向D1相互排列。每一字線組106具有兩個(gè)埋入式字線106a、106b。第一方向D1與第二方向D2不同。在一實(shí)施例中，第一方向D1與第二方向D2實(shí)質(zhì)上互相垂直。

在本實(shí)施例中，每一有源區(qū)102具有長(zhǎng)邊L1與短邊L2，且長(zhǎng)邊L1橫越所對(duì)應(yīng)的字線組106(即兩個(gè)埋入式字線106a、106b)，且每一有源區(qū)102與所對(duì)應(yīng)的位線104的重疊處具有位線接觸窗110。因此，每一位線104在橫越所對(duì)應(yīng)的字線組106時(shí)，可利用位線接觸窗110來(lái)電性連接所對(duì)應(yīng)的摻雜區(qū)(未顯示)，其中所述摻雜區(qū)位于兩個(gè)埋入式字線106a、106b之間。另 外，位線接觸窗110在圖1中雖顯示為矩形，但實(shí)際上形成的接觸窗會(huì)略呈圓形，且其大小可依工藝需求來(lái)設(shè)計(jì)。

電容器接觸窗108位于位線104之間的襯底100上。詳細(xì)地說(shuō)，電容器接觸窗108排列成多數(shù)列(Row)與多數(shù)行(Column)，所述列沿著第二方向D2排列，而所述行沿著第一方向D1排列。另一方面來(lái)看，電容器接觸窗108配置于字線組106的兩側(cè)的襯底100上，也就是說(shuō)，每?jī)尚械碾娙萜鹘佑|窗108與具有兩個(gè)埋入式字線106a、106b的字線組106沿著第一方向D1相互交替。

圖2A至圖2H是沿著圖1之I-I’線段的第二實(shí)施例的存儲(chǔ)元件的制造流程的剖面示意圖。

請(qǐng)同時(shí)參照?qǐng)D1與圖2A，本發(fā)明提供一種存儲(chǔ)元件的制造方法，其步驟如下。首先，提供襯底100。在本實(shí)施例中，襯底100可例如為半導(dǎo)體襯底、半導(dǎo)體化合物襯底或是絕緣層上有半導(dǎo)體襯底(Semiconductor Over Insulator，SOI)。襯底100具有多個(gè)第一區(qū)R1與多個(gè)第二區(qū)R2。第一區(qū)R1與第二區(qū)R2相互交替。

接著，形成多個(gè)字線組106于第一區(qū)R1的襯底100中。詳細(xì)地說(shuō)，每一字線組106包括兩個(gè)埋入式字線106a、106b。每一埋入式字線106a包括柵極112a以與柵介電層114a。柵介電層114a圍繞柵極112a，以電性隔離柵極112a與襯底100。在一實(shí)施例中，柵極112a的材料包括導(dǎo)體材料，所述導(dǎo)體材料可例如是金屬材料、阻障金屬材料或其組合，其形成方法可以是化學(xué)氣相沈積法或物理氣相沈積法。柵介電層114a的材料可例如是氧化硅，其形成方法可以是化學(xué)氣相沉積法、熱氧化法或臨場(chǎng)蒸氣產(chǎn)生法(in situ steam generation，ISSG)等。相似地，另一埋入式字線106b亦包括柵極112b以與柵介電層114b。柵介電層114b圍繞柵極112b，以電性隔離柵極112b與襯底100。

之后，形成氮化硅層116a于埋入式字線106a上，且形成氮化硅層116b于埋入式字線106b上。形成氧化硅層118于氮化硅層116a、116b之間的襯底100上。形成氮化硅層120于氮化硅層116a、116b以及氧化硅層118上。在一實(shí)施例中，氮化硅層116a、116b、氧化硅層118以及氮化硅層120的形成方法可以是化學(xué)氣相沈積法。

然后，形成第一介電層122于第一區(qū)R1的襯底100上。第一介電層122 包括介電材料層121a、121b。在一實(shí)施例中，介電材料層121a的材料可例如是旋涂式介電材料(spin-on dielectric，SOD)。介電材料層121b的材料可例如是四乙氧基硅烷(tetraethoxysilane，TEOS)。但本發(fā)明不以此為限，第一介電層122的材料可以是一種介電材料或是多種介電材料的組合。

請(qǐng)同時(shí)參照?qǐng)D1與圖2B，形成導(dǎo)體層124于第二區(qū)R2的襯底100上，其中導(dǎo)體層124的頂面低于第一介電層122的頂面。具體來(lái)說(shuō)，形成導(dǎo)體層124的步驟包括先形成導(dǎo)體材料層(未顯示)于襯底100上。導(dǎo)體材料層不僅覆蓋第二區(qū)R2的襯底100的表面，還覆蓋第一介電層122的頂面與側(cè)壁。接著，進(jìn)行回蝕刻工藝，移除部分導(dǎo)體材料層，以暴露第一介電層122的頂面以及部分側(cè)壁。在一實(shí)施例中，導(dǎo)體層124的材料可例如是摻雜多晶硅，其形成方法可以是化學(xué)氣相沉積法。

接著，請(qǐng)同時(shí)參照?qǐng)D1與圖2C，共形形成第二介電層126于襯底100上。由于導(dǎo)體層124的頂面低于第一介電層122的頂面，因此，第二介電層126可例如是一連續(xù)凹凸結(jié)構(gòu)。位于第一介電層122上的第二介電層126為凸部；而位于導(dǎo)體層124上的第二介電層126為凹部。在一實(shí)施例中，第二介電層126的材料可例如是氮化硅，其形成方法可以是原子層沉積法(ALD)。

值得注意的是，在本實(shí)施例中，可藉由改變第二介電層126的厚度T來(lái)可調(diào)整后續(xù)形成隔離結(jié)構(gòu)101的寬度W(如圖2F所示)。舉例來(lái)說(shuō)，當(dāng)?shù)诙殡妼?26的厚度T較厚，位于導(dǎo)體層124上的凹部開(kāi)口125的寬度則較小。接著，后續(xù)進(jìn)行第一蝕刻工藝以及第二蝕刻工藝后所形成的第一開(kāi)口10與溝渠15的寬度則跟著變小。因此，位于溝渠15的隔離結(jié)構(gòu)101的寬度W亦跟著縮小。反之亦然。

然后，請(qǐng)同時(shí)參照?qǐng)D1與圖2D，進(jìn)行第一蝕刻工藝，移除部分第二介電層126與部分導(dǎo)體層124，以形成第一開(kāi)口10于第二區(qū)R2的導(dǎo)體層124a與第二介電層126a中。第一開(kāi)口10暴露第二區(qū)R2的襯底100的表面。另外，在進(jìn)行上述第一蝕刻工藝時(shí)，亦包括移除第一區(qū)R1的部分第二介電層126，以暴露第一介電層122的頂面。另一方面來(lái)看，第一開(kāi)口10將一個(gè)導(dǎo)體層124分隔成兩個(gè)導(dǎo)體層124a。在一實(shí)施例中，第一蝕刻工藝可例如是一次步驟、兩次步驟或多次步驟。

請(qǐng)同時(shí)參照?qǐng)D1與圖2E，進(jìn)行第二蝕刻工藝，移除部分第二區(qū)R2的襯 底100，以形成溝渠15于第二區(qū)R2的襯底100中。第一開(kāi)口10位于溝渠15上。在本實(shí)施例中，可藉由調(diào)整第二蝕刻工藝的工藝參數(shù)(可例如是蝕刻氣體組成或比例等)，使得第二蝕刻工藝對(duì)于襯底100材料(可例如是硅)的蝕刻選擇比較高。所以，以第一介電層122與第二介電層126a當(dāng)作罩幕層，進(jìn)行第二蝕刻工藝時(shí)，可移除大部分的襯底100，以形成自行對(duì)準(zhǔn)的溝渠15。在一實(shí)施例中，仍有少部分的第一介電層122與第二介電層126a被第二蝕刻工藝移除，但其不影響自行對(duì)準(zhǔn)的溝渠15的形成。在此，經(jīng)第二蝕刻工藝移除后的第一介電層122與第二介電層126a以第一介電層122a與第二介電層126b表示。在一實(shí)施例中，溝渠15的底面低于埋入式字線106a、106b的底面。

請(qǐng)同時(shí)參照?qǐng)D1與圖2F，形成第三介電層128于溝渠15以及第一開(kāi)口10中。具體來(lái)說(shuō)，形成第三介電層128的步驟包括先形成第三介電材料層(未顯示)于襯底100上。第三介電材料層不僅填入溝渠15以及第一開(kāi)口10中，還覆蓋第一介電層122a的頂面以及第二介電層126b的頂面。進(jìn)行化學(xué)機(jī)械研磨(chemical mechanical polishing，CMP)工藝，移除部分第三介電材料層，以暴露第一介電層122a的頂面或第二介電層126b的頂面，使得第一介電層122a的頂面以及第二介電層126b的頂面為共平面。在一實(shí)施例中，第三介電層128的材料可例如是氧化硅或旋涂式介電材料(SOD)。但本發(fā)明不以此為限，只要是填溝能力佳的介電材料即可。在一實(shí)施例中，填入溝渠15中的第三介電層128可例如是隔離結(jié)構(gòu)101。上述隔離結(jié)構(gòu)101的底面低于埋入式字線106a、106b的底面，以改善字線之間的干擾。

請(qǐng)同時(shí)參照?qǐng)D1與圖2G，移除部分第一介電層122a與第三介電層128，以形成第二開(kāi)口20于剩余的第一介電層122b上，且形成第三開(kāi)口30于剩余的第三介電層128a上。第二開(kāi)口20的底面與第三開(kāi)口30的底面為共平面。在一實(shí)施例中，上述移除部分第一介電層122a與第三介電層128的方法可例如是濕式蝕刻法。

請(qǐng)同時(shí)參照?qǐng)D1、圖2G與圖2H，形成第四介電層130于第二開(kāi)口20與第三開(kāi)口30中。由于第四介電層130配置于第一介電層122b以及第三介電層128a上，其可用以當(dāng)作蝕刻停止層。因此，后續(xù)形成電容器(未顯示)時(shí)，不會(huì)因?yàn)檫^(guò)度蝕刻而導(dǎo)致第一介電層122b以及隔離結(jié)構(gòu)101耗損的問(wèn)題。具 體來(lái)說(shuō)，先共形形成第四介電材料層(未顯示)于襯底100上。第四介電材料層填入第二開(kāi)口20與第三開(kāi)口30中且覆蓋第二介電層126b的頂面。進(jìn)行平坦化工藝，移除部分第四介電材料層與第二介電層126b，使得第四介電層130的頂面與導(dǎo)體層124a的頂面為共平面。在一實(shí)施例中，第四介電層130的材料可例如是氮化硅，其形成方法可例如是原子層沈積法(ALD)。在一實(shí)施例中，平坦化工藝可例如是CMP工藝或回蝕刻工藝。在一實(shí)施例中，導(dǎo)體層124a可例如是電容器接觸窗108。之后，可分別形成多個(gè)電容器(未顯示)于導(dǎo)體層124a(或電容器接觸窗108)上。

綜上所述，本發(fā)明可藉由形成自行對(duì)準(zhǔn)的溝渠來(lái)形成隔離結(jié)構(gòu)，以改善光刻工藝中的偏移所導(dǎo)致有源區(qū)與電容接觸窗之間的接觸面積減少的問(wèn)題。另外，本發(fā)明可改變第二介電層的厚度來(lái)可調(diào)整后續(xù)形成隔離結(jié)構(gòu)的寬度。此外，本發(fā)明還可簡(jiǎn)化工藝步驟，以減少工藝成本。

雖然本發(fā)明已以實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的改動(dòng)與潤(rùn)飾，故本發(fā)明的保護(hù)范圍當(dāng)視所附權(quán)利要求界定范圍為準(zhǔn)。