抗干擾存儲元件的制作方法
【專利摘要】本發(fā)明提供了抗干擾存儲元件?？垢蓴_存儲元件包括：靜態(tài)隨機存儲器單元，包括第一和第二反相器，所述第一和第二反相器的輸出分別為第一存儲節(jié)點和第二存儲節(jié)點，所述第一和第二存儲節(jié)點存儲的值合起來表示所述靜態(tài)隨機存儲器單元存儲的數(shù)據(jù)；第一CMOS互補傳輸門、第二CMOS互補傳輸門，其中第一和第二反相器的輸出分別經(jīng)第一CMOS互補傳輸門、第二CMOS互補傳輸門連到對方的控制端。本發(fā)明實施例提高了讀取1或0時的噪聲容限，同時閾值電壓損失不至于過大。
【專利說明】抗干擾存儲元件

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及靜態(tài)隨機存儲器（SRAM)【技術(shù)領(lǐng)域】，更具體地，涉及抗干擾存儲元件。

【背景技術(shù)】
[0002] 按照數(shù)據(jù)存儲方式，半導體存儲器分為動態(tài)隨機存取存儲器（DRAM)，非揮發(fā)性存 儲器和靜態(tài)隨機存取存儲器（SRAM)。SRAM能夠以一種簡單而且低功耗的方式實現(xiàn)快速的 操作速度，因而建立起其獨特的優(yōu)勢。而且，與DRAM相比，因為SRAM不需要周期性刷新存 儲的信息，所以設計和制造相對容易。
[0003] 通常，SRAM單元由兩個驅(qū)動晶體管、兩個負載器件和兩個存取晶體管組成，根據(jù)所 含負載器件的類型，SRAM本身又可以分為完全互補金屬氧化物半導體（CMOS) SRAM，高負載 電阻（High Load Resistor) SRAM 和薄膜晶體管（Thin FilmTransistor) SRAM。完全 CMOS SRAM使用PM0S傳輸晶體管作為負載器件，HLRSRAM使用高負載電阻作為負載器件，而TFT SRAM使用多晶硅TFT作為負載器件。
[0004] 一個傳統(tǒng)的完全CMOS SRAM的電路在圖1中示出。如圖1所示，其基本結(jié)構(gòu)含有 兩個鉗位的反相器（NM0S傳輸晶體管Ml和PM0S傳輸晶體管M5構(gòu)成一個反相器，NM0S傳 輸晶體管M2和PM0S傳輸晶體管M6構(gòu)成一個反相器）和兩個傳輸晶體管（NM0S傳輸晶體 管M3和NM0S傳輸晶體管M4)。字線WL控制M3和M4,在讀取和寫入操作時，M3和M4導通。 讀取時，兩根位線BLB和BL均預充電至高電平。寫入0時，BL = 1，BLB = 0 ;寫入1時，BL =0, BLB = 1。
[0005] 現(xiàn)有的SRAM單元，在讀取操作的時候，BL和BLB預充電至Vdd/2。由于晶體管的 分壓原理，導致存儲0的節(jié)點電壓上升，從而使靜態(tài)噪聲容限減小。如圖1所示，在讀取操 作時，兩條位線BL和BLB分別充電至Vdd/2,如果左邊存儲節(jié)點Q存儲值為1，右邊存儲節(jié) 點QB存儲值為0,則當讀取操作時，WL = 1，M3導通，由于Q存儲的1，M2晶體管柵電壓一 直處于開啟狀態(tài)。BLB讀取QB中存儲的0時，本身被充電至高電平，因此M2和M4形成一 個放電通路，QB電壓從0上升。接著，如果QB電壓上升到一定程度，由于QB電壓連接到Ml 的柵極作為控制信號，可以使Ml導通，從而下拉Q點電位，整個SRAM內(nèi)存儲數(shù)據(jù)都會發(fā)生 翻轉(zhuǎn)。
[0006] 所以說，在讀操作后的保持操作中，存儲0的節(jié)點電壓上升至0到Vdd/2之間某一 水平，這取決于M2和M4之間的導通電阻。這時，如果該節(jié)點再受到一個噪聲電壓的擾動， 就更容易發(fā)生翻轉(zhuǎn)，因而靜態(tài)噪聲容限減小。
[0007] 同樣，在讀取"1"時也存在存儲節(jié)點電壓變化的問題。如圖1中，BL和BLB在讀取 存儲數(shù)據(jù)之前預充電至Vdd/2,若Q = 1，QB = 0,則M3和M5形成通路，Q點電位處于Vdd/2 和Vdd之間某一水平，這取決于M3和M5導通電阻的大小。這時，如果該節(jié)點再受到一個噪 聲電壓的擾動，也容易發(fā)生翻轉(zhuǎn)，因而靜態(tài)噪聲容限減小。
[0008] 為了增大噪聲容限，人們提出了十管SRAM單元，該SRAM單元是在原有的SRAM六 管結(jié)構(gòu)上增加了 M7?M10四個M0S晶體管，并且始終保持開啟。如圖2所示，如果存儲節(jié) 點發(fā)生翻轉(zhuǎn)，這四個始終導通的傳輸晶體管充當電阻和電容，RC路徑可以延遲結(jié)點的翻轉(zhuǎn) 時間，從而使上拉的PMOS晶體管M3、M4和下拉NMOS晶體管Ml、M2能夠有足夠的時間對存 儲結(jié)點的電平進行恢復。但由于該SRAM單元具有如下的缺點，使其未能得到廣泛的應用。 首先，單獨的NMOS或者PMOS存在閾值電壓損失；圖2中Ml和M3的漏端存在電壓差，從而 使存儲節(jié)點容易受到噪聲的影響。


【發(fā)明內(nèi)容】

[0009] 本發(fā)明針對現(xiàn)有技術(shù)存在的上述問題，提出了一種高可靠性的新的SRAM單元，從 而提高讀取1或〇時的噪聲容限，同時閾值電壓損失不至于過大。
[0010] 根據(jù)本發(fā)明的一個實施例，提供了一種抗干擾存儲元件，包括：靜態(tài)隨機存儲器單 元，包括第一和第二反相器，所述第一和第二反相器的輸出分別為第一存儲節(jié)點和第二存 儲節(jié)點，所述第一和第二存儲節(jié)點存儲的值合起來表示所述靜態(tài)隨機存儲器單元存儲的數(shù) 據(jù)；第一 CMOS互補傳輸門、第二CMOS互補傳輸門，其中第一和第二反相器的輸出分別經(jīng)第 一 CMOS互補傳輸門、第二CMOS互補傳輸門連到對方的控制端。
[0011] 可選地，第一 CMOS互補傳輸門由第一 NM0S傳輸晶體管以及第一 PM0S傳輸晶體管 并聯(lián)而成，第二CMOS互補傳輸門由第二NM0S傳輸晶體管以及第二PM0S傳輸晶體管并聯(lián)而 成，所述第一 NM0S傳輸晶體管、第二NM0S傳輸晶體管的柵極連接電壓源，所述第一 PM0S傳 輸晶體管、第二PM0S傳輸晶體管的柵極連接地，所述第一 NM0S傳輸晶體管和第一 PM0S傳 輸晶體管的漏極連接于第一存儲節(jié)點，所述第一 NM0S和第一 PM0S傳輸晶體管的源極連接 于第二反相器的控制端，所述第二NM0S傳輸晶體管和第二PM0S傳輸晶體管的漏極連接于 第一反相器的控制端，所述第二NM0S傳輸晶體管和第二PM0S傳輸晶體管的源極連接于第 二存儲節(jié)點QB。
[0012] 可選地，第一反相器包括并聯(lián)的第三PM0S傳輸晶體管、第三NM0S傳輸晶體管，第 三PM0S傳輸晶體管的源極接電壓源，第三PM0S傳輸晶體管的漏極與第三NM0S傳輸晶體 管的漏極接在一起形成第一存儲節(jié)點，第三NM0S傳輸晶體管的源極連接地，第三PM0S傳輸 晶體管、第三NM0S傳輸晶體管的柵極接在一起形成第一反相器的控制端。第二反相器包括 并聯(lián)的第四PM0S傳輸晶體管、第四NM0S傳輸晶體管，第四PM0S傳輸晶體管的源極接電壓 源，第四PM0S傳輸晶體管的漏極與第四NM0S傳輸晶體管的漏極接在一起形成第二存儲節(jié) 點，第四NM0S傳輸晶體管的源極連接地，第四PM0S傳輸晶體管、第四NM0S傳輸晶體管的柵 接在一起形成第二反相器的控制端。
[0013] 可選地，第一存儲節(jié)點接第五NM0S傳輸晶體管的漏極，第五NM0S傳輸晶體管的源 極接第一位線，第二存儲節(jié)點接第六NM0S傳輸晶體管的源極，第六NM0S傳輸晶體管的漏極 接第二位線，第五NM0S傳輸晶體管、第六NM0S傳輸晶體管的柵極接字線。
[0014] 可選地，第一 CMOS互補傳輸門、第二CMOS互補傳輸門的等效電容相同。
[0015] 由于本發(fā)明實施例的第一和第二反相器的輸出分別經(jīng)第一 CMOS互補傳輸門、第 二CMOS互補傳輸門連到對方的控制端，第一 CMOS互補傳輸門、第二CMOS互補傳輸門在存 儲節(jié)點發(fā)生翻轉(zhuǎn)時充當電阻和電容，電阻和電容路徑能夠延長存儲節(jié)點的翻轉(zhuǎn)時間，從而 使第一和第二反相器中的晶體管有足夠的時間對存儲節(jié)點的電平進行恢復，從而提高讀取 1或0時的噪聲容限。同時，采用互補傳輸門設計，比起單個M0S管，不存在存儲節(jié)點經(jīng)過傳 輸門時閾值電壓的損失。

【專利附圖】

【附圖說明】
[0016] 圖1是現(xiàn)有技術(shù)傳統(tǒng)的完全CMOS SRAM的電路連接圖；
[0017] 圖2是現(xiàn)有技術(shù)的十管SRAM的電路連接圖；
[0018] 圖3是本發(fā)明一個實施例提供的抗干擾存儲元件的電路圖。

【具體實施方式】
[0019] 為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加明白清楚，以下結(jié)合附圖及實施例，對 本發(fā)明進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用 于限定本發(fā)明。
[0020] 圖3示出了根據(jù)本發(fā)明一個實施例的抗干擾存儲元件。該抗干擾存儲元件包 括：靜態(tài)隨機存儲器單元，包括第一和第二反相器INV1，INV2,所述第一和第二反相器 INV1，INV2的輸出分別為第一存儲節(jié)點Q和第二存儲節(jié)點QB，所述第一和第二存儲節(jié)點Q， QB存儲的值合起來表示所述靜態(tài)隨機存儲器單元存儲的數(shù)據(jù)；第一 CMOS互補傳輸門M7， M8、第二CMOS互補傳輸門M9、M10,其中第一和第二反相器INV1，INV2的輸出分別經(jīng)第一 CMOS互補傳輸門M7, M8、第二CMOS互補傳輸門M9、M10連到對方的控制端Q'，QB'。
[0021] 可選地，第一 CMOS互補傳輸門M7, M8由第一 NM0S傳輸晶體管M7以及第一 PM0S 傳輸晶體管M8并聯(lián)而成，第二CMOS互補傳輸門M9、M10由第二NM0S傳輸晶體管M9以及第 二PM0S傳輸晶體管M10并聯(lián)而成。第一 NM0S傳輸晶體管M7、第二NM0S傳輸晶體管M9的 柵極連接電壓源VDD，所述第一 PM0S傳輸晶體管M8、第二PM0S傳輸晶體管M10的柵極連接 地GND。所述第一 NM0S傳輸晶體管M7和第一 PM0S傳輸晶體管M8的漏極連接于第一存儲 節(jié)點Q，所述第一 NM0S傳輸晶體管M7和第一 PM0S傳輸晶體管M8的源極連接于第二反相器 INV2的控制端Q'。所述第二NM0S傳輸晶體管M9和第二PM0S傳輸晶體管M10的漏極連接 于第一反相器INV1的控制端QB'，所述第二NM0S傳輸晶體管M9和第二PM0S傳輸晶體管 M10的源極連接于第二存儲節(jié)點QB。
[0022] 可選地，第一反相器INV1包括并聯(lián)的第三PM0S傳輸晶體管M5、第三NM0S傳輸晶 體管Ml。第三PM0S傳輸晶體管M5的源極接電壓源V DD，第三PM0S傳輸晶體管M5的漏極 與第三NM0S傳輸晶體管Ml的漏極接在一起形成第一存儲節(jié)點Q，第三NM0S傳輸晶體管Ml 的源極連接地GND。第三PM0S傳輸晶體管M5、第三NM0S傳輸晶體管Ml的柵極接在一起形 成第一反相器INV1的控制端QB'。
[0023] 可選地，第二反相器INV2包括并聯(lián)的第四PM0S傳輸晶體管M6、第四NM0S傳輸晶 體管M2。第四PM0S傳輸晶體管M6的源極接電壓源V DD，第四PM0S傳輸晶體管M6的漏極與 第四NM0S傳輸晶體管M2的漏極接在一起形成第二存儲節(jié)點QB，第四NM0S傳輸晶體管M2 的源極連接地GND。第四PM0S傳輸晶體管M6、第四NM0S傳輸晶體管M2的柵接在一起形成 第二反相器INV2的控制端Q'。
[0024] 可選地，第一存儲節(jié)點Q接第五NM0S傳輸晶體管M3的漏極，第五NM0S傳輸晶體管 M3的源極接第一位線BL。第二存儲節(jié)點QB接第六NM0S傳輸晶體管M4的源極，第六NM0S 傳輸晶體管M4的漏極接第二位線BLB。第五NM0S傳輸晶體管M3、第六NM0S傳輸晶體管M4 的柵極接字線WL。
[0025] 可選地，第一 CMOS互補傳輸門M7, M8、第二CMOS互補傳輸門M9、M10的等效電容 相同。這樣做的有益效果是，由于第一 CMOS互補傳輸門、第二CMOS互補傳輸門在存儲節(jié)點 發(fā)生翻轉(zhuǎn)時，由于其等效電容相同，延長存儲節(jié)點的翻轉(zhuǎn)時間的程度相同，這樣當讀取1或 〇時，可以有大致均衡的噪聲容限，不至于使讀取1的噪聲容限很好而讀取〇的噪聲容限稍 弱，或反之，也就是說，不至于對于讀取1和〇表現(xiàn)出不同的抗干擾性能。
[0026] 圖3中的第一和第二反相器INV1，INV2、第五NM0S傳輸晶體管M3、第六NM0S傳輸 晶體管M4與圖1是相同的，是一個傳統(tǒng)的靜態(tài)隨機存儲器單元，具有兩個節(jié)點Q、QB。圖3 與圖1的最主要的區(qū)別在于，加入了第一 CMOS互補傳輸門M7, M8、第二CMOS互補傳輸門。
[0027] 該抗干擾存儲元件的工作原理如下。
[0028] 在存儲節(jié)點電壓發(fā)生跳變的情況下，該抗干擾存儲元件結(jié)構(gòu)有足夠時間使跳變節(jié) 點恢復初始值。例如，當存儲節(jié)點Q的電壓從1跳變?yōu)椹枙r，因為第一 CMOS互補傳輸門M7， M8中M0S管寄生電阻和寄生電容相當于一個RC電路，從而對M0S管的柵電容、節(jié)點電容等 進行充電，因此存儲節(jié)點Q的電壓變化會遲延一段時間才變?yōu)?。在這段時間內(nèi)，由于存儲 節(jié)點QB的電壓沒有發(fā)生跳變，不會與之相連的第二CMOS互補傳輸門M9、M10的RC電路進 行充電放電，因此不存在時間遲延，存儲節(jié)點QB的電壓保持為0，QB'的電壓也保持為0,即 NM0S傳輸晶體管Ml和PM0S傳輸晶體管M5的柵極電壓保持為0。PM0S傳輸晶體管M5導通 將存儲節(jié)點Q的電壓拉至高電平1，因此整個抗干擾存儲元件在存儲節(jié)點電壓發(fā)生跳變的 情況下有足夠的時間讓存儲節(jié)點Q的電壓從〇恢復為1。同理可以分析其它跳變情況。因 此，本發(fā)明有效增強了存儲單元的穩(wěn)定性，提高了數(shù)據(jù)寫入或讀取時的抗干擾能力。
[0029] NM0S傳輸晶體管在傳輸高電平時存在閾值損失，傳輸?shù)碗娖綍r不存在閾值損失； PM0S傳輸晶體管在傳輸?shù)碗娖綍r存在閾值損失，傳輸高電平時不存在閾值損失。CMOS互補 傳輸門正是基于NM0S傳輸晶體管和PM0S傳輸晶體管的"互補"特性，在傳輸?shù)碗娖綍r導通 NM0S傳輸晶體管，傳輸高電平時導通PM0S傳輸晶體管，因此在傳輸高、低電平時都不存在 閾值損失。
[0030] 對于本領(lǐng)域技術(shù)人員而言，顯然本發(fā)明不限于上述示范性實施例的細節(jié)，而且在 不背離本發(fā)明的精神或基本特征的情況下，能夠以其他的具體形式實現(xiàn)本發(fā)明。不應將權(quán) 利要求中的任何附圖標記視為限制所涉及的權(quán)利要求。
【權(quán)利要求】
1. 一種抗干擾存儲元件，其特征在于包括： 靜態(tài)隨機存儲器單元，包括第一和第二反相器（INV1，INV2)，所述第一和第二反相器 (INV1，INV2)的輸出分別為第一存儲節(jié)點（Q)和第二存儲節(jié)點（QB)，所述第一和第二存儲 節(jié)點（Q，QB)存儲的值合起來表示所述靜態(tài)隨機存儲器單元存儲的數(shù)據(jù)； 第一 CMOS互補傳輸門（M7，M8)、第二CMOS互補傳輸門（M9、M10)，其中第一和第二反相 器（INV1，INV2)的輸出分別經(jīng)第一 CMOS互補傳輸門（M7, M8)、第二CMOS互補傳輸門（M9、 M10)連到對方的控制端（Q'，QB'）。
2. 根據(jù)權(quán)利要求1所述的抗干擾存儲元件，其特征在于，第一 CMOS互補傳輸門（M7， M8)由第一 NM0S傳輸晶體管（M7)以及第一 PM0S傳輸晶體管（M8)并聯(lián)而成，第二CMOS互 補傳輸門（M9、M10)由第二NM0S傳輸晶體管（M9)以及第二PM0S傳輸晶體管（M10)并聯(lián)而 成，所述第一NM0S傳輸晶體管（M7)、第二NM0S傳輸晶體管（M9)的柵極連接電壓源（V DD)，所 述第一 PM0S傳輸晶體管（M8)、第二PM0S傳輸晶體管（M10)的柵極連接地（GND)，所述第一 NM0S傳輸晶體管（M7)和第一 PM0S傳輸晶體管（M8)的漏極連接于第一存儲節(jié)點（Q)，所述 第一 NM0S傳輸晶體管（M7)和第一 PM0S傳輸晶體管（M8)的源極連接于第二反相器（INV2) 的控制端（Q'），所述第二NM0S傳輸晶體管（M9)和第二PM0S傳輸晶體管（M10)的漏極連 接于第一反相器（INV1)的控制端（QB'），所述第二NM0S傳輸晶體管（M9)和第二PM0S傳 輸晶體管（M10)的源極連接于第二存儲節(jié)點QB。
3. 根據(jù)權(quán)利要求1所述的抗干擾存儲元件，其特征在于，第一反相器（INV1)包括并聯(lián) 的第三PM0S傳輸晶體管（M5)、第三NM0S傳輸晶體管（Ml)，第三PM0S傳輸晶體管（M5)的 源極接電壓源（V DD)，第三PM0S傳輸晶體管（M5)的漏極與第三NM0S傳輸晶體管（Ml)的漏 極接在一起形成第一存儲節(jié)點（Q)，第三NM0S傳輸晶體管（Ml)的源極連接地（GND)，第三 PM0S傳輸晶體管（M5)、第三NM0S傳輸晶體管（Ml)的柵極接在一起形成第一反相器（INV1) 的控制端（QB'）， 第二反相器（INV2)包括并聯(lián)的第四PM0S傳輸晶體管（M6)、第四NM0S傳輸晶體管 (M2)，第四PM0S傳輸晶體管（M6)的源極接電壓源（VDD)，第四PM0S傳輸晶體管（M6)的漏 極與第四NM0S傳輸晶體管（M2)的漏極接在一起形成第二存儲節(jié)點（QB)，第四NM0S傳輸晶 體管（M2)的源極連接地（GND)，第四PM0S傳輸晶體管（M6)、第四NM0S傳輸晶體管（M2)的 柵接在一起形成第二反相器（INV2)的控制端（Q'）。
4. 根據(jù)權(quán)利要求1所述的抗干擾存儲元件，其特征在于，第一存儲節(jié)點（Q)接第五 NM0S傳輸晶體管（M3)的漏極，第五NM0S傳輸晶體管（M3)的源極接第一位線（BL)，第二存 儲節(jié)點（QB)接第六NM0S傳輸晶體管（M4)的源極，第六NM0S傳輸晶體管（M4)的漏極接第 二位線（BLB)，第五NM0S傳輸晶體管（M3)、第六NM0S傳輸晶體管（M4)的柵極接字線（WL)。
5. 根據(jù)權(quán)利要求1所述的抗干擾存儲元件，其特征在于，第一 CMOS互補傳輸門（M7， M8)、第二CMOS互補傳輸門（M9、M10)的等效電容相同。
【文檔編號】G11C11/413GK104157304SQ201410378139
【公開日】2014年11月19日 申請日期:2014年8月1日 優(yōu)先權(quán)日:2014年8月1日
【發(fā)明者】劉夢新, 劉鑫, 趙發(fā)展, 韓鄭生 申請人:中國科學院微電子研究所