本發(fā)明涉及半導體制造領域，特別涉及一種半導體結構的形成方法。

背景技術：

隨著半導體制造技術的飛速發(fā)展，半導體器件朝著更高的元件密度，以及更高的集成度的方向發(fā)展。晶體管作為最基本的半導體器件目前正被廣泛應用，因此隨著半導體器件的元件密度和集成度的提高，平面晶體管的柵極尺寸也越來越短，傳統(tǒng)的平面晶體管對溝道電流的控制能力變?nèi)?，產(chǎn)生短溝道效應，產(chǎn)生漏電流，最終影響半導體器件的電學性能。

為了克服晶體管的短溝道效應，抑制漏電流，現(xiàn)有技術提出了鰭式場效應晶體管(Fin FET)，鰭式場效應晶體管是一種常見的多柵器件。鰭式場效應晶體管的結構包括：位于半導體基底表面的鰭部和介質層，所述介質層覆蓋部分所述鰭部的側壁，且介質層表面低于鰭部頂部；位于介質層表面、以及鰭部的頂部和側壁表面的柵極結構；位于所述柵極結構兩側的鰭部內(nèi)的源區(qū)和漏區(qū)。

然而，隨著半導體器件的尺寸不斷縮小，鰭式場效應晶體管的制造工藝受到了挑戰(zhàn)，難以保證鰭式場效應晶體管的性能穩(wěn)定。

技術實現(xiàn)要素：

本發(fā)明解決的問題是提供一種半導體結構的形成方法，以改善半導體結構構成的半導體器件的可靠性和性能。

為解決上述問題，本發(fā)明提供一種半導體結構的形成方法，包括：

形成基底，所述基底包括核心區(qū)和外圍區(qū)，所述基底的核心區(qū)和外圍區(qū)表面均包括鰭部以及位于鰭部之間的隔離結構，所述隔離結構的頂部表面低于所述鰭部的頂部表面；

形成覆蓋外圍區(qū)鰭部側壁的側墻；

向所述核心區(qū)和外圍區(qū)的隔離結構內(nèi)注入防穿通離子，所述防穿通離子擴散進入鰭部，在鰭部內(nèi)形成防穿通層；

進行退火工藝處理，以激活所述防穿通層。

可選的，形成覆蓋外圍區(qū)鰭部側壁的側墻的步驟中，所述側墻的厚度在到范圍內(nèi)。

可選的，形成覆蓋外圍區(qū)鰭部側壁的側墻的步驟中，所述側墻的材料包括氮化硅。

可選的，形成覆蓋外圍區(qū)鰭部側壁的側墻的步驟包括：形成覆蓋所述鰭部表面以及所述隔離結構表面的側墻材料層；去除所述鰭部頂部表面以及隔離結構表面的側墻材料層；去除位于核心區(qū)鰭部側壁的側墻，以形成覆蓋外圍區(qū)鰭部側壁的側墻。

可選的，形成覆蓋所述鰭部表面以及所述隔離結構表面的側墻材料層的步驟中，所述側墻材料層的厚度在到范圍內(nèi)。

可選的，去除所述鰭部頂部表面以及隔離結構表面的側墻材料層的步驟包括：采用干法刻蝕方式去除所述鰭部頂部表面以及隔離結構表面的側墻材料層。

可選的，去除所述鰭部頂部表面以及隔離結構表面的側墻材料層的步驟之后，去除位于核心區(qū)鰭部側壁的側墻的步驟之前，所述形成方法還包括：形成填充外圍區(qū)鰭部之間并覆蓋外圍區(qū)鰭部頂部和側壁的掩膜層。

可選的，去除位于核心區(qū)鰭部側壁的側墻的步驟之后，向所述核心區(qū)和外圍區(qū)的隔離結構內(nèi)注入防穿通離子的步驟之前，所述形成方法還包括：去除所述掩膜層。

可選的，去除位于核心區(qū)鰭部側壁的側墻的步驟包括：采用濕法刻蝕的方式去除位于核心區(qū)鰭部側壁的側墻。

可選的，所述形成基底的步驟包括：提供半導體襯底；刻蝕所述半導體襯底以形成基底和位于基底表面的鰭部；在相鄰鰭部之間形成隔離結構，所述隔離結構的頂部表面低于所述鰭部的頂部表面。

可選的，在相鄰鰭部之間形成隔離結構的步驟包括：形成隔離材料層，所述隔離材料層填充于相鄰鰭部之間，且所述隔離材料層的頂部表面高于所述鰭部的頂部表面；去除所述隔離材料層頂部的部分厚度，露出所述鰭部的部分側壁，以形成隔離結構。

可選的，形成隔離材料層的步驟包括：采用流體化學氣相沉積工藝形成所述隔離材料層。

可選的，形成基底的步驟中，所述隔離結構的材料包括氧化硅。

可選的，向所述核心區(qū)和外圍區(qū)的隔離結構內(nèi)注入防穿通離子的步驟包括：采用側向擴散注入的方式向所述核心區(qū)和外圍區(qū)的隔離結構內(nèi)注入防穿通離子。

可選的，進行退火工藝處理的步驟包括：采用快速退火的方式進行退火工藝處理。

可選的，進行退火工藝處理的步驟包括：所述退火溫度在950℃到1200℃范圍內(nèi)，退火時間為5秒到20秒范圍內(nèi)。

可選的，在激活所述防穿通層的步驟之后，所述形成方法還包括：去除外圍區(qū)鰭部側壁的側墻。

與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：

本發(fā)明通過在外圍區(qū)鰭部側壁形成側墻之后，進行防穿通離子的注入。由于外圍區(qū)鰭部側壁形成有側墻，因此在進行防穿通離子注入時，外圍區(qū)防穿通離子注入位置與鰭部之間的距離大于在核心區(qū)防穿通離子注入位置與鰭部之間的距離，從而使擴散進入外圍區(qū)鰭部底部的防擴散離子濃度低于擴散進入核心區(qū)鰭部底部的防穿通離子濃度，使所形成的外圍區(qū)防穿通層內(nèi)離子的摻雜濃度低于核心區(qū)防穿通層內(nèi)離子的摻雜濃度，降低了由于防穿通層離子摻雜濃度過高而造成結漏電流過高現(xiàn)象出現(xiàn)的可能，提高了所形成晶體管的性能，改善了所形成半導體結構的性能和穩(wěn)定性。

附圖說明

圖1至圖9是本發(fā)明所提供半導體結構形成方法一實施例各個步驟的結 構示意圖。

具體實施方式

由背景技術可知，隨著半導體器件的尺寸不斷縮小，鰭式場效應晶體管的制造工藝受到了挑戰(zhàn)，難以保證鰭式場效應晶體管的性能穩(wěn)定。

現(xiàn)結合現(xiàn)有技術半導體結構的形成過程分析其穩(wěn)定性問題的原因：

經(jīng)過研究發(fā)現(xiàn)，隨著用于形成鰭式場效應晶體管的鰭部尺寸不斷縮小，形成于鰭部內(nèi)的源區(qū)和漏區(qū)底部容易發(fā)生底部穿通(punch through)現(xiàn)象，即所述源區(qū)和漏區(qū)的底部之間發(fā)生穿通，在所述源區(qū)和漏區(qū)的底部產(chǎn)生漏電流。為了克服所述底部穿通現(xiàn)象，一種方法是在鰭部內(nèi)進行防穿通注入，在所述源區(qū)和漏區(qū)底部之間的區(qū)域內(nèi)注入反型離子，以隔離源區(qū)和漏區(qū)底部。

但是在鰭部內(nèi)進行防穿通注入，注入工藝的隨機摻雜漲落(Random Doping Fluctuation,RDF)會引起鰭式場效應晶體管溝道區(qū)域出現(xiàn)晶格失配的問題。而且由于注入的是反型離子，因此反型離子的向上擴散還會引起所形成鰭式場效應晶體管溝道區(qū)性能的變化。因此在進行防穿通注入時，需嚴格控制注入的能量和劑量等工藝參數(shù)。

現(xiàn)有技術中，外圍的輸入輸出器件(I/O Device)具有更高的閾值電壓、耐壓能力更強、驅動能力更強，因此輸入輸出器件的尺寸往往大于核心器件(Core Device)。也就是說，核心器件的尺寸更小，短溝道效應更明顯。所以核心器件防穿通注入的劑量更大。但是對于輸入輸出器件而言，核心器件所采用防穿通注入劑量過大。防穿通注入劑量的增大會使器件的結漏電流(junction leakage)隨之增大。因此過大的防穿通注入劑量會使輸入輸出器件的結漏電流過大，從而影響所形成輸入輸出器件的性能，影響所形成半導體結構的性能和穩(wěn)定性。

為解決所述技術問題，本發(fā)明提供一種半導體結構的形成方法，包括：

形成基底，所述基底包括核心區(qū)和外圍區(qū)，所述基底的核心區(qū)和外圍區(qū)表面均包括鰭部以及位于鰭部之間的隔離結構，所述隔離結構的頂部表面低于所述鰭部的頂部表面；形成覆蓋外圍區(qū)鰭部側壁的側墻；向所述核心區(qū)和外圍區(qū)的隔離結構內(nèi)注入防穿通離子，所述防穿通離子擴散進入鰭部，在鰭 部內(nèi)形成防穿通層；進行退火工藝處理，以激活所述防穿通層。

本發(fā)明通過在外圍區(qū)鰭部側壁形成側墻之后，進行防穿通離子的注入。由于外圍區(qū)鰭部側壁形成有側墻，因此在進行防穿通離子注入時，外圍區(qū)防穿通離子注入位置與鰭部之間的距離大于在核心區(qū)防穿通離子注入位置與鰭部之間的距離，從而使擴散進入外圍區(qū)鰭部底部的防擴散離子濃度低于擴散進入核心區(qū)鰭部底部的防穿通離子濃度，使所形成的外圍區(qū)防穿通層內(nèi)離子的摻雜濃度低于核心區(qū)防穿通層內(nèi)離子的摻雜濃度，降低了由于防穿通層離子摻雜濃度過高而造成結漏電流過高現(xiàn)象出現(xiàn)的可能，提高了所形成晶體管的性能，改善了所形成半導體結構的性能和穩(wěn)定性。

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明的具體實施例做詳細的說明。

參考圖1至圖9，示出了本發(fā)明所提供半導體結構形成方法一實施例各個步驟的結構示意圖。

參考圖1至圖3，形成基底100，所述基底100包括核心區(qū)100c和外圍區(qū)100i，所述基底100的核心區(qū)100c和外圍區(qū)100i表面均包括鰭部101以及位于鰭部101之間的隔離結構103，所述隔離結構103的頂部表面低于所述鰭部101的頂部表面。

所述核心區(qū)100c用于形成核心器件(Core Device)，位于核心區(qū)100c基底100表面的鰭部用于形成核心晶體管；所述外圍區(qū)100i用于形成輸入輸出器件(I/O Device)，位于外圍區(qū)100i基底100表面的鰭部101用于形成傳輸晶體管。由于輸入輸出器件(I/O Device)需要具有更高的閾值電壓、更強的耐壓能力和驅動能力，因此輸入輸出器件的尺寸往往大于核心器件(Core Device)的尺寸，也就是說，后續(xù)在核心區(qū)100c基底100表面的鰭部101內(nèi)形成的核心晶體管的尺寸小于在外圍區(qū)100i基底100表面的鰭部101內(nèi)形成的傳輸晶體管。

形成所述基底100的步驟包括：提供半導體襯底；刻蝕所述半導體襯底以形成基底100和位于基底100表面的鰭部101；在相鄰鰭部101之間形成隔離結構103，所述隔離結構103的頂部表面低于所述鰭部101的頂部表面。

具體的，參考圖1，提供半導體襯底；刻蝕所述半導體襯底以形成基底100和位于基底100表面的鰭部101。

所述半導體襯底用于為后續(xù)工藝提供操作平臺，以及刻蝕形成鰭部101。所述半導體襯底的材料選自單晶硅、多晶硅或者非晶硅；所述半導體襯底也可以選自硅、鍺、砷化鎵或硅鍺化合物；所述半導體襯底還可以是其他半導體材料。本發(fā)明對此不作限制。本實施例中，所述半導體襯底為單晶硅襯底，因此所述基底100和所述鰭部101的材料均為單晶硅。

在本發(fā)明的其他實施例中，所述半導體襯底還可以選自具有外延層或外延層上硅結構。具體的，所述半導體襯底可以包括襯底以及位于所述襯底表面的半導體層。所述半導體層可以采用選擇性外延沉積工藝形成于所述襯底表面。所述襯底可以為硅襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底、絕緣體上鍺襯底、玻璃襯底或者III-V族化合物襯底，例如氮化鎵襯底或者砷化鎵襯底等；所述半導體層的材料為硅、鍺、碳化硅或硅鍺等。所述襯底和半導體層的選擇均不受限制，能夠選取適于工藝需求或易于集成的襯底、以及適于形成鰭部101的材料。而且所述半導體層的厚度能夠通過對外延工藝的控制，從而精確控制所屬形成鰭部101的高度。

刻蝕所述半導體襯底以形成基底100和位于基底100表面的鰭部101的步驟包括：在所述半導體襯底表面形成圖形化的第一掩膜102；以所述圖形化的第一掩膜102為掩膜，刻蝕所述半導體襯底，形成基底100以及位于基底100表面的鰭部101。

圖形化的所述第一掩膜102用于定義所述鰭部101的位置和尺寸。形成圖形化的第一掩膜102的步驟包括：在所述半導體襯底表面形成第一掩膜材料層；在所述第一掩膜材料層表面形成第一圖形化層；以所述第一圖形化層為掩膜刻蝕所述第一掩膜材料層直至露出所述半導體襯底表面，形成所述第一掩膜102。具體的，所述第一掩膜102的材料為氮化硅。

需要說明的是，本實施例中，在形成圖形化的所述第一掩膜102的步驟之前，所述形成方法還包括在所述半導體襯底表面形成緩沖層(圖中未示出)，以減小所述第一掩膜102和所述半導體襯底之間的晶格失配。具體的，本實 施例中所述緩沖層的材料為氧化物。

所述第一圖形化層可以為圖形化的光刻膠層，采用涂布工藝和光刻工藝形成。此外為了縮小所述鰭部的特征尺寸，以及相鄰鰭部之間的距離，所述第一圖形化層還可以采用多重圖形化掩膜工藝形成。所述多重圖形化掩膜工藝包括：自對準雙重圖形化(Self-aligned Double Patterned，SaDP)工藝、自對準三重圖形化(Self-aligned Triple Patterned)工藝、或自對準四重圖形化(Self-aligned Double Double Patterned，SaDDP)工藝。

刻蝕所述半導體襯底的工藝為各向異性的干法刻蝕工藝。因此所述形成的鰭部101的側壁相對于所述基底100的表面垂直或傾斜，且當所述鰭部101的側壁相對于所述基底100表面傾斜時，所述鰭部101的底部尺寸大于頂部尺寸。具體的，本實施例中，所述鰭部101的側壁垂直于基底100。

需要說明的是，在形成鰭部101的過程中，被刻蝕的半導體襯底表面可能存在損傷或微小的凹凸不平，為了對所述半導體襯底表面的損傷或凹凸不平進行修復，以改善所形成半導體結構的性能，本實施例中，在形成鰭部101的步驟之后，所述形成方法還包括：在所述基底100以及鰭部101的表面形成修復氧化層(Liner oxide)(圖中未示出)。所述修復氧化層還可以圓滑所述基底100以及鰭部101表面的尖角，并充當后續(xù)所形成的膜層與所述基底100以及鰭部101之間的緩沖層，以減小晶格失配。具體的，可以通過化學氣相沉積或熱氧化的方式形成所述修復氧化層。但是在本發(fā)明的其他實施例中，也可以不形成所述修復氧化層，通過對所述基底和鰭部進行退火處理以修復損傷，本發(fā)明對此不作限制。

本實施例中，在核心區(qū)100c和外圍區(qū)100i的基底100表面分別形成2個相互平行的鰭部101。但是這種做法僅為一示例，本發(fā)明對所述基底100表面形成鰭部101的數(shù)量不做限制。

參考圖2和圖3，在相鄰鰭部101之間形成隔離結構103，所述隔離結構103的頂部表面低于所述鰭部101的頂部表面。

具體的，形成所述隔離結構103的步驟包括：

參考圖2，形成隔離材料層103a，所述隔離材料層103a填充于相鄰鰭部 101之間，且所述隔離材料層103a的頂部表面高于所述鰭部101的頂部表面。

需要說明的是，本實施例中，所述鰭部101頂部表面還覆蓋有第一掩膜102。因此所述隔離材料層103a的頂部表面還高于所述第一掩膜102的頂部表面。

為了提高半導體器件的密度，本實施例中相鄰鰭部101之間尺寸較小，相應的相鄰鰭部101之間溝槽深寬比較大。為了使所形成的隔離材料層103a能夠充分填充相鄰鰭部101之間，形成所述隔離材料層103的步驟包括：采用流體化學氣相沉積工藝(Flowable Chemical Vapor Deposition,FCVD)形成所述隔離材料層103。

具體的，采用流體化學氣相沉積工藝形成所述隔離材料層103的步驟包括：在所述基底100和所述第一掩膜102表面形成前驅體，所述前驅體為流體狀態(tài)，且所述前驅體的表面高于第一掩膜102的表面；之后再通過退火工藝使所述前驅體固化，以形成隔離材料層103a。

本實施例中，所述前驅體的材料為含硅的可流動材料，所述可流動材料能夠為含Si-H鍵、Si-N鍵以及Si-O鍵中一種或多種聚合物的聚合體。所述前驅體的形成工藝參數(shù)包括：工藝溫度為60℃～70℃，本實施例中為65℃。因此，所述隔離材料層103a的材料包括氧化硅，所以由隔離材料層103a所形成隔離結構103的材料包括氧化硅。

由于所述前驅體為流體狀態(tài)，因此所述前驅體能夠充分填充于相鄰鰭部101之間，因此所述前驅體固化所形成的隔離材料層103a也能夠實現(xiàn)相鄰鰭部101之間的充分填充。

需要說明的是，在形成隔離材料層103a的步驟之后，所述形成方法還包括對所述隔離材料層103a的頂部表面進行平坦化處理，為后續(xù)半導體工藝提高平整的操作表面。具體的，可以采用化學機械研磨的方式對所述隔離材料層103a的頂部表面進行平坦化處理。

之后，結合參考圖3，去除所述隔離材料層103a頂部的部分厚度，露出所述鰭部101的部分側壁，以形成隔離結構103。

所述隔離結構103用于實現(xiàn)相鄰鰭部101之間的電隔離。所述隔離結構 103的頂部表面低于所述鰭部101的頂部表面，以露出所述鰭部101的側壁，從而使后續(xù)所形成的柵極結構能夠覆蓋所述鰭部101的側壁。

具體的，可以通過回刻工藝去除所述隔離材料層103a頂部的部分厚度，以形成所述隔離結構103。

參考圖4至圖7，形成覆蓋外圍區(qū)100i鰭部101側壁的側墻104。

側墻104的作用是增大外圍區(qū)100i鰭部101的厚度，從而增大后續(xù)進行防穿通注入時，外圍區(qū)100i注入位置與外圍區(qū)100i鰭部101之間的距離，從而減小經(jīng)擴散進入外圍區(qū)100i鰭部101防穿通離子的數(shù)量，以減小外圍區(qū)100i防穿通層的摻雜濃度。具體的，本實施例中，所述側墻104的材料包括氮化硅。

需要說明的是，如果所形成側墻104的厚度太小，則后續(xù)進行防穿通注入時，外圍區(qū)100i注入位置與外圍區(qū)100i鰭部101之間的距離較小，難以減小經(jīng)擴散進入外圍區(qū)100i鰭部101的防穿通離子的數(shù)量，難以減小外圍區(qū)100i防穿通層的摻雜濃度。具體的，本實施例中，所述側墻104的厚度在到 范圍內(nèi)。

具體的，形成覆蓋外圍區(qū)100i鰭部101側壁的側墻104的步驟包括：

參考圖4，形成覆蓋所述鰭部101表面以及所述隔離結構103表面的側墻材料層104a。

所述側墻材料層104a用于形成側墻。本實施例中，所述側墻材料層的材料與所述側墻的材料相同，具體可以為氮化硅?？梢酝ㄟ^化學氣相沉積、物理氣相沉積或原子層沉積等方式在所述鰭部101表面以及所述隔離結構103表面形成。需要說明的是，本實施例中，所述鰭部101頂部表面還覆蓋有第一掩膜102，以在半導體工藝過程中保護鰭部101。因此所述側墻材料層104a還覆蓋所述第一掩膜102的表面。

此外，如果所述側墻材料層104a的厚度太小，則會使后續(xù)所形成的側墻104的厚度較小，難以實現(xiàn)增大外圍區(qū)100i注入位置與外圍區(qū)100i鰭部101之間的距離，以減小經(jīng)擴散進入外圍區(qū)100i鰭部101防穿通離子的數(shù)量，減小外圍區(qū)100i防穿通層的摻雜濃度的作用；如果所述側墻材料層104a的厚度 過大，則會引起材料浪費和增加工藝難度的問題。具體的，本實施例中，所述側墻材料層104a的厚度在到范圍內(nèi)。

參考圖5，去除所述鰭部101頂部表面以及隔離結構103表面的側墻材料層104a。

具體的，可以通過干法刻蝕的方式去除覆蓋于所述第一掩膜102頂部表面和所述隔離結構103表面的側墻材料層104a，保留覆蓋于鰭部101側壁的側墻材料層104a，以形成側墻104。

參考圖6和圖7，去除位于核心區(qū)100c鰭部101側壁的側墻104，以形成覆蓋外圍區(qū)100i鰭部101側壁的側墻104。

參考圖6，本實施例中，在去除所述鰭部101頂部表面以及隔離結構103表面的側墻材料層的步驟之后，去除位于核心區(qū)100c鰭部101側壁的側墻104的步驟之前，所述形成方法還包括：形成填充外圍區(qū)100i鰭部101之間并覆蓋外圍區(qū)100i鰭部101頂部和側壁的掩膜層105。

所述掩膜層105的作用是在去除所述核心區(qū)100c鰭部101側壁側墻104的過程中，保護外圍區(qū)100i鰭部101側壁的側墻104。本實施例中，所述掩膜層105的材料為光刻膠，可以通過光刻膠涂覆和光刻工藝在所述外圍區(qū)100i鰭部101之間填充所述掩膜層105。此外，所述掩膜層105還覆蓋所述外圍區(qū)100i鰭部101的側壁以及頂部表面。

參考圖7，在形成所述掩膜層105之后，可以采用濕法刻蝕的方式去除位于核心區(qū)100c鰭部101側壁的側墻104。具體的，本實施例中，所述側墻104的材料為氮化硅，因此所述濕法刻蝕可以為磷酸濕法刻蝕。

參考圖8，向所述核心區(qū)100c和外圍區(qū)100i的隔離結構103內(nèi)注入防穿通離子，所述防穿通離子擴散進入鰭部101，在鰭部101內(nèi)形成防穿通層105。

需要說明的是，本實施例中，在去除位于核心區(qū)100c鰭部101側壁的側墻104的步驟之后，向所述核心區(qū)100c和外圍區(qū)100i的隔離結構103內(nèi)注入防穿通離子的步驟之前，所述形成方法還包括：去除所述掩膜層，以露出所述核心區(qū)100c和外圍區(qū)100i的隔離結構103表面。

所述防穿通離子為P型離子或N型離子。具體的，向所述隔離結構103中注入的防穿通離子與所形成的晶體管的類型相反：當所形成的晶體管為NMOS晶體管時，所注入的防穿通離子為P型離子；當所形成的晶體管為PMOS晶體管時，所注入的防穿通離子為N型離子。所述防穿通離子與后續(xù)形成于鰭部101內(nèi)的源區(qū)或漏區(qū)內(nèi)的摻雜離子類型相反，從而能夠抑制所述源區(qū)或漏區(qū)內(nèi)的摻雜離子發(fā)生擴散，從而能夠防止因源區(qū)或漏區(qū)底部的距離過近而發(fā)生底部穿通現(xiàn)象。

本實施例中，在所述核心區(qū)100c和所述外圍區(qū)100i所形成的晶體管均為NMOS晶體管，因此，所注入的防穿通離子為P型離子。但是注入P型離子的做法僅為一示例，在本發(fā)明其他實施例中，當所形成的晶體管為PMOS晶體管時，所注入的防穿通離子也可以為N型離子。

向所述隔離結構103內(nèi)注入的防穿通離子，經(jīng)擴散進入核心區(qū)100c和外圍區(qū)100i的鰭部101，在所述鰭部101底部形成防穿通層105，所述防穿通層105能夠與后續(xù)在所述鰭部101內(nèi)形成的源區(qū)和漏區(qū)構成PN結，因此抑制后續(xù)在鰭部101內(nèi)形成的源區(qū)和漏區(qū)底部發(fā)生穿通。由于晶體內(nèi)擴散離子的濃度與距離相關，距離越遠，離子擴散的濃度越低。由于外圍區(qū)100i鰭部101側壁形成有側墻104，因此與核心區(qū)101c相比，外圍區(qū)100i防穿通離子注入的位置與鰭部101之間的距離大于核心區(qū)100c防穿通離子注入的位置與鰭部101之間的距離。因此擴散至外圍區(qū)100i鰭部101底部的防穿通離子的濃度小于擴散至核心區(qū)100c鰭部101底部的防穿通離子的濃度。也就是說，雖然同時進行防穿通離子注入，但是由于距離不同，而使形成于外圍區(qū)100i鰭部101底部的防穿通層105的摻雜濃度小于形成于核心區(qū)100c鰭部101底部的防穿通層105的摻雜濃度，從而可以降低由于防穿通離子注入劑量過大而造成的器件結漏電流增大現(xiàn)象出現(xiàn)的可能，提高所形成晶體管的性能，改善所形成半導體結構的性能。

本實施例中，可以采用側向擴散注入(Lateral Straggle Implant)的方式向所述核心區(qū)100c和外圍區(qū)100i的隔離結構103內(nèi)注入防穿通離子形成防穿通層105。具體的，所述側向擴散注入向所述隔離結構103內(nèi)注入防穿通離子的工藝參數(shù)為：當所形成的晶體管為NMOS晶體管時，注入As離子，注入能 量在70KeV到110KeV，注入劑量在5.0E12atom/cm²到7.0E13atom/cm²范圍內(nèi)，注入角度在7°到10°范圍內(nèi)，所述注入角度為注入方向與所述基底100表面法線之間的夾角；當所形成的晶體管為PMOS晶體管時，注入B離子，注入能量在8KeV到30KeV，注入劑量在5.0E12atom/cm²到1.0E14atom/cm²范圍內(nèi)，注入角度在7°到10°范圍內(nèi)，所述注入角度為注入方向與所述基底100表面法線之間的夾角。

結合參考圖9，進行退火工藝處理，以激活所述防穿通層105。

經(jīng)所述退火工藝處理后，防穿通離子弛豫至晶格位，從而實現(xiàn)激活，使所形成的防穿通層105能夠與后續(xù)在鰭部101內(nèi)形成的源區(qū)和漏區(qū)構成PN結，從而實現(xiàn)防穿通功能。

所述退火工藝可以是爐管退火、快速退火或尖峰退火。本實施例中，進行退火工藝處理的步驟包括：采用快速退火的方式進行退火工藝處理。具體的，所述退火溫度在950℃到1200℃范圍內(nèi)，退火時間在5秒到20秒范圍內(nèi)。

需要說明的是，在通過退火處理以激活所述防穿通層105的步驟之后，所述形成方法還包括：去除所述外圍區(qū)100i鰭部101側壁的側墻，以露出所述外圍區(qū)100i鰭部101的側壁，從而使后續(xù)所形成的柵極能夠覆蓋所述鰭部101的側壁。

綜上，本發(fā)明通過在外圍區(qū)鰭部側壁形成側墻之后，進行防穿通離子的注入。由于外圍區(qū)鰭部側壁形成有側墻，因此在進行防穿通離子注入時，外圍區(qū)防穿通離子注入位置與鰭部之間的距離大于在核心區(qū)防穿通離子注入位置與鰭部之間的距離，從而使擴散進入外圍區(qū)鰭部底部的防擴散離子濃度低于擴散進入核心區(qū)鰭部底部的防穿通離子濃度，使所形成的外圍區(qū)防穿通層內(nèi)離子的摻雜濃度低于核心區(qū)防穿通層內(nèi)離子的摻雜濃度，降低了由于防穿通層離子摻雜濃度過高而造成結漏電流過高現(xiàn)象出現(xiàn)的可能，提高了所形成晶體管的性能，改善了所形成半導體結構的性能和穩(wěn)定性。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。