本發(fā)明一般涉及半導(dǎo)體裝置的制造，尤指一種使用重疊掩膜減少柵極高度變化的方法。

背景技術(shù)：
在現(xiàn)在的集成電路，例如微處理器、存儲(chǔ)裝置等等，在受限制的芯片區(qū)域上提供且操作了非常大數(shù)目的電路組件，尤其是晶體管。在使用金屬氧化物半導(dǎo)體(MOS)技術(shù)的集成電路制造中，提供了典型上運(yùn)作在切換模式的場(chǎng)效應(yīng)晶體管(FETs)(NMOS以及PMOS晶體管兩者)。也就是說(shuō)，這些晶體管裝置顯示出高導(dǎo)電狀態(tài)(開(kāi)啟狀態(tài))以及高阻抗?fàn)顟B(tài)(關(guān)閉狀態(tài))。FETs可采取各種形式以及配置。舉例來(lái)說(shuō)，在其他配置中，F(xiàn)ETs可能是被稱作是平面FET裝置或是三維(3D)裝置兩者的其中一個(gè)，例如鰭式場(chǎng)效應(yīng)晶體管(finFET)裝置。場(chǎng)效應(yīng)晶體管(FET)，不論是NMOS晶體管或是PMOS晶體管，且不論是平面或是3DfinFET裝置，典型上包括形成在半導(dǎo)體襯底中的摻雜源/漏極區(qū)域，它們是由溝道區(qū)域所分開(kāi)。柵極絕緣層位于該溝道區(qū)域之上以及導(dǎo)電柵極電極位于該柵極絕緣層之上。該柵極絕緣層以及該柵極電極有時(shí)候可能被稱作為該裝置的柵極結(jié)構(gòu)。通過(guò)施加適當(dāng)?shù)碾妷褐猎摉艠O電極，該溝道區(qū)域變成導(dǎo)電的并且允許電流由該源極區(qū)域流向該漏極區(qū)域。為了改善FETs的操作速度，并為了增加在集成電路裝置上的FETs密度，多年以來(lái)裝置設(shè)計(jì)者已大幅減低了FETs的實(shí)際尺寸(physicalsize)。更具體而言，F(xiàn)ETs的溝道長(zhǎng)度已顯著的減少，這導(dǎo)致改善了FETs的切換速度。然而，減少該FET的溝道長(zhǎng)度也減少了該源極區(qū)域以及該漏極區(qū)域之間的距離。在一些例子中，該源極區(qū)域以及該漏極區(qū)域之間分離間隔的減少，使得難以有效地抑制該源極區(qū)域與該溝道的電位受到該漏極電位的不利影響。這有時(shí)稱作為短溝道效應(yīng)，其中FET作為有源(active)開(kāi)關(guān)的特性被劣化。與具有平面結(jié)構(gòu)的FET相比，稱作為finFET的裝置具有三圍(3D)結(jié)構(gòu)。圖1A是示例性現(xiàn)有技術(shù)的形成在半導(dǎo)體襯底105之上的finFET半導(dǎo)體裝置100的透視圖。在這個(gè)例子中，finFET裝置100包括兩個(gè)示例性的鰭片110、112，占位(placeholder)柵極結(jié)構(gòu)115(例如，具有底層?xùn)艠O絕緣層的多晶硅(未圖示))，側(cè)壁間隔件120(例如，氮化硅)，以及柵極帽125(例如，氮化硅)。當(dāng)采用柵極置換制造技術(shù)，該占位柵極結(jié)構(gòu)115在之后被置換為高k值(high-k)柵極絕緣層以及一個(gè)或更多個(gè)金屬材料，以作為該裝置的柵極電極。鰭片110、112具有三維的設(shè)置。被柵極結(jié)構(gòu)115所覆蓋的鰭片110、112的部分界定了晶體管裝置的溝道區(qū)域。絕緣結(jié)構(gòu)130形成在鰭片110、112之間。如圖1B所示，在傳統(tǒng)制程流程中，位于間隔件120外側(cè)，例如在裝置100的該源極/漏極區(qū)域的鰭片110、112的該部分，可通過(guò)實(shí)施一個(gè)或更多個(gè)外延生長(zhǎng)制程以成形外延半導(dǎo)體材料135在鰭片110上以及外延半導(dǎo)體材料140在鰭片112上的方式來(lái)增加尺寸。實(shí)施在裝置100的該源極/漏極區(qū)域的鰭片110、112的尺寸增加的制程，是為了減低該源極/漏極區(qū)域的電阻及/或使其更容易建立與該源極/漏極區(qū)域的電性接觸。在一些裝置中，例如內(nèi)存裝置，鰭片110與N型晶體管裝置相關(guān)聯(lián)，以及鰭片112與P型晶體管裝置相關(guān)聯(lián)，而該柵極結(jié)構(gòu)115由該些裝置共享。對(duì)于不同類型的晶體管裝置，采用了不同的外延半導(dǎo)體材料135、140類型。典型上，當(dāng)外延半導(dǎo)體材料135生長(zhǎng)時(shí)，使用第一掩膜以遮蔽鰭片112。移除該第一掩膜并采用第二掩膜以遮蔽外延半導(dǎo)體材料135，以允許外延半導(dǎo)體材料140生長(zhǎng)于鰭片112上。由于為了移除該掩膜以及不完美對(duì)準(zhǔn)(imperfectalignment)的蝕刻制程，典型上形成了凸出特征(bumpfeature)145于該第一及第二掩膜的邊緣的重疊區(qū)域。這凸出特征145可能由該掩膜的殘余以及由在帽層125的材料損失所形成。圖1C顯示finFET裝置100以及在該集成電路產(chǎn)品的不同區(qū)域的第二finFET裝置150的剖面圖。圖1C的剖面圖是取自通過(guò)在兩晶體管裝置100、150的柵極長(zhǎng)度方向的鰭片。裝置100包括晶體管裝置，該晶體管裝置具有與共享的柵極結(jié)構(gòu)115不同的類型。由于采用該重疊掩膜以生長(zhǎng)該不同的外延材料于不同導(dǎo)電類型的該鰭片上，凸出特征145出現(xiàn)在該裝置100的柵極結(jié)構(gòu)115的上方。相反的，裝置150代表了具有鰭片的裝置，該些鰭片與具有相同導(dǎo)電類型的晶體管裝置相關(guān)聯(lián)，因此不使用重疊掩膜且沒(méi)有出現(xiàn)凸出特征145。在柵極置換技術(shù)中，采用平坦化制程以曝露裝置100、150兩者的占位柵極結(jié)構(gòu)115，使得它們可被移除并以導(dǎo)電材料來(lái)置換，該導(dǎo)電材料例如是金屬。由于在裝置150上不存在凸出特征145，該拋光(polishing)制程更迅速地曝露占位結(jié)構(gòu)115，導(dǎo)致裝置150的凹陷(dishing)以及與裝置100相較下較低的柵極高度，如圖1D所示。類似的差異可能出現(xiàn)在具有不同裝置密度的區(qū)域，并且導(dǎo)致不同的凸出密度。相較于較高的凸出密度，具有較低凸出密度的區(qū)域被較為積極(aggressively)且迅速地平坦化，因此產(chǎn)生更多凹陷且該柵極高度相對(duì)地減低。在一些例子中，由于該凸出高度的差異，占位結(jié)構(gòu)115可能不完全曝露，導(dǎo)致在該柵極置換制程中形成缺陷。本發(fā)明指導(dǎo)各種方法并使得裝置可避免，或至少減少，上文所認(rèn)定的一種或更多種問(wèn)題的影響。

技術(shù)實(shí)現(xiàn)要素：
為了提供本發(fā)明的一些樣特的基本認(rèn)知，以下提出本發(fā)明的簡(jiǎn)化概要。此概要并非窮盡本發(fā)明的概貌。這并非旨在認(rèn)定本發(fā)明的關(guān)鍵或重要元素或是描繪...